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公開番号2024091036
公報種別公開特許公報(A)
公開日2024-07-04
出願番号2022207309
出願日2022-12-23
発明の名称情報処理装置,プログラムおよび制御方法
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 9/50 20060101AFI20240627BHJP(計算;計数)
要約【課題】アプリケーションから想定を超えるデータ処理がFPGAやGPUに対して要求された場合に、生じる処理の遅延を低減する情報処理装置、プログラム及び制御方法を提供する。
【解決手段】プロセッサと、インターコネクト規格に準拠するインターコネクトスイッチと、プロセッサにインターコネクトスイッチを介して接続される複数のデバイスとを有するコンピュータシステムに備えられる情報処理装置であって、複数のデバイスのうちの第1のデバイスに処理対象に対する処理遅延を検出した場合に、複数のデバイスのうちの第1のデバイスとは異なる第2のデバイスに、処理対象を処理させる。
【選択図】図5
特許請求の範囲【請求項１】
プロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスとを有するコンピュータシステムに備えられる情報処理装置であって、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる制御部
を有することを特徴とする情報処理装置。
続きを表示（約 1,000 文字）【請求項２】
前記コンピュータシステムが、
前記インターコネクト規格のパケットに基づいて、前記第２のデバイスを制御するためのデバイス制御パケットを生成するデバイス制御パケット生成部と、
前記複数のデバイスを制御するデバイス制御部とを備え、
前記制御部が、
前記デバイス制御パケット生成部に対して、前記デバイス制御パケットの発行を依頼し、
前記デバイス制御部が、前記デバイス制御パケット生成部が生成した前記デバイス制御パケットに基づいて、前記第２のデバイスを動作可能な状態に設定する
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記デバイスがＦＰＧＡ（Field Programmable Gate Array）であり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＦＰＧＡの論理配置を設定する
ことを特徴とする請求項２に記載の情報処理装置。
【請求項４】
前記デバイスがＧＰＵ（Graphics Processing Unit）であり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＧＰＵの初期化を行なう
ことを特徴とする請求項２に記載の情報処理装置。
【請求項５】
第１のプロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記第１のプロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置の第２のプロセッサに、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる
機能を実行させるプログラム。
【請求項６】
プロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置が、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる
機能を実行することを特徴とする制御方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、情報処理装置，プログラムおよび制御方法に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
近年、ＣＰＵ（Central Processing Unit）の製造プロセスの限界に近づいているために、ＣＰＵの計算性能の伸びがこれまでに比べてなくなっている。そのため、システムレベルで性能の向上をはかる取り組みが盛んに行なわれている。
【０００３】
例えば、アプリケーションの性能向上手法のひとつに、ＧＰＵ（Graphics Processing Unit）やＦＰＧＡ（Field Programmable Gate Array）といった一般的にアクセラレータと呼ばれるハードウェアをＣＰＵの他に用いることが行なわれている（例えば、特許文献１，２参照）。また、ＣＰＵの通信機能をＳｍａｒｔＮＩＣ（Network Interface Card）と呼ばれるデバイスにオフロードすることも行なわれている。
【０００４】
また、近年では、ＦＰＧＡやＧＰＵといったアクセラレータを、ＣＰＵに対してインターコネクトを介して接続することも行なわれている。このようなシステム構成のインターコネクトとして、ＣＸＬ（Compute Express Link：登録商標）が知られている。例えば、ＣＸＬスイッチで接続されたメモリリソースを管理するためのシステムが知られている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
米国特許出願公開第２０２０／０２４２７２４号明細書
米国特許出願公開第２０１８／０３００２３８号明細書
特開２０２１－１９０１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような従来のＣＸＬスイッチを用いたインタフェースにおいては、メモリを管理するのみであるので、ＦＰＧＡやＧＰＵを管理することができない。従って、アプリケーションから想定を超えるデータ処理がＦＰＧＡやＧＰＵに対して要求された場合に、処理の遅延が生じるという課題がある。
【０００７】
１つの側面では、本発明は、処理遅延を低減することを目的とする。
【課題を解決するための手段】
【０００８】
この情報処理装置は、プロセッサと、インターコネクト規格に準拠するインターコネクトスイッチと、前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスとを有するコンピュータシステムに備えられる情報処理装置であって、前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる制御部を有する。
【発明の効果】
【０００９】
一実施形態によれば、処理遅延を低減することができる。
【図面の簡単な説明】
【００１０】
第１実施形態の一例としてのコンピュータシステムの構成を示す図である。
第１実施形態の一例としてのコンピュータシステムにおけるＣＵのハードウェア構成を示す図である。
第１実施形態の一例としてのコンピュータシステムのＣＸＬ拡張機能部，ＣＵおよびＦＰＧＡ拡張機能部の機能構成を示す図である。
第１実施形態の一例としてのコンピュータシステムにおける並列処理の強化手法を示す図である。
第１実施形態の一例としてのコンピュータシステムにおける処理を説明するためのシーケンス図である。
図５のシーケンス図に示す処理の前後のコンピュータシステムの状態を示す図である。
第２実施形態の一例としてのコンピュータシステムの構成を示す図である。
第２実施形態の一例としてのコンピュータシステムのＣＸＬ拡張機能部，ＣＵおよびＧＰＵ拡張機能部の機能構成を示す図である。
第２実施形態の一例としてのコンピュータシステムにおける処理を示すシーケンス図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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