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公開番号2024070844
公報種別公開特許公報(A)
公開日2024-05-23
出願番号2023191947
出願日2023-11-10
発明の名称メモリデバイスを動作させるための方法および装置
出願人ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング,ROBERT BOSCH GMBH
代理人個人,個人,個人
主分類G11C 11/412 20060101AFI20240516BHJP(情報記憶)
要約【課題】メモリデバイスを動作させるための方法および装置を提供すること。
【解決手段】メモリユニットを有するメモリデバイスを動作させるための方法であって、当該メモリユニットが、双安定フリップフロップと、当該メモリユニットに関連付けられた2つの二次制御ラインと双安定フリップフロップを制御可能に接続するための2つのアクセストランジスタとを有し、2つの二次制御ラインと双安定フリップフロップとの接続が、第1の一次制御ラインによって制御可能であり、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に制御信号を印加するステップであり、少なくとも1つのアクセストランジスタの負荷経路が、当該負荷経路の高抵抗状態に比べると少なくとも一部導電性である、ステップと、少なくとも1つのアクセストランジスタの負荷経路を通って流れる少なくとも1つの電流を特徴付ける第1の変数を決定するステップとを有する、方法。
【選択図】図3
特許請求の範囲【請求項１】
少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）、例えばメモリセルを有するメモリデバイス（１００）を動作させるための方法であって、
前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）が、双安定フリップフロップ（ＫＳ）と、前記少なくとも１つのメモリユニット（１１０；１１０－１、１１０－２、１１０－３、…）に関連付けられた２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインと前記双安定フリップフロップ（ＫＳ）を制御可能に接続するための２つのアクセストランジスタ（Ｔ５、Ｔ６）とを有し、
例えば、前記２つの二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）と前記双安定フリップフロップ（ＫＳ）との接続が、第１の一次制御ライン（ＳＬ１－１）、例えばワードラインによって制御可能であり、
両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方の制御接続端子（Ｔ５－Ｇ）に制御信号、例えば制御電圧（Ｖ－ＣＴＲＬ）を印加（２００）するステップであり、前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の高抵抗状態に比べると少なくとも一部導電性であり、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の低抵抗状態に比べると導電性が低い、ステップと、
前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）を通って流れる少なくとも１つの電流（Ｉ１ａ）を特徴付ける第１の変数（Ｇ１）を決定（２０２）するステップと
を有する、方法。
続きを表示（約 2,200 文字）【請求項２】
前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に前記制御信号（Ｖ－ＣＴＲＬ）を前記印加（２００）するステップが、前記一次制御ライン（ＳＬ１－１）を介して実行（２００ａ）される、請求項１に記載の方法。
【請求項３】
例えば前記一次制御ライン（ＳＬ１－１）を介して、両方のアクセストランジスタ（Ｔ５、Ｔ６）に前記制御信号（Ｖ－ＣＴＲＬ）を印加（２００ｂ）するステップを有する、請求項１または２に記載の方法。
【請求項４】
前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の前記高抵抗状態に比べると少なくとも一部導電性であるように、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に前記制御信号（Ｖ－ＣＴＲＬ）を印加（２００）する前記ステップが、前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の閾値電圧以下である制御電圧（Ｖ－ＣＴＲＬ）を、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に印加（２００ｃ）することを有する、請求項１から３の少なくとも一項に記載の方法。
【請求項５】
前記メモリデバイス（１００）が、複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）、例えばメモリセルを有し、
前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方のそれぞれの制御接続端子（Ｔ５－Ｇ）に前記制御信号、例えば制御電圧（Ｖ－ＣＴＲＬ）を印加（２１０）するステップであって、前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記それぞれの少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の負荷経路（Ｔ５－ＬＳ）が、例えば前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記負荷経路（Ｔ５－ＬＳ）の高抵抗状態に比べると少なくとも一部導電性である、ステップと、
前記複数のメモリユニット（１１０－１、１１０－２、１１０－３、…）の前記少なくとも１つのアクセストランジスタ（Ｔ５、Ｔ６）の前記それぞれの負荷経路（Ｔ５－ＬＳ）を通って流れる電流（Ｉ１ａ、Ｉ２ａ、…）の合計を特徴付ける前記第１の変数（Ｇ１）を決定（２１２）するステップと
を含む、請求項１から４の少なくとも一項に記載の方法。
【請求項６】
前記印加（２１０）が、前記少なくとも第１の一次制御ライン（ＳＬ１－１）を使用して実行（２１０ａ）される、請求項５に記載の方法。
【請求項７】
例えば電流ベースのアナログ／デジタル変換器デバイス（３０４）、例えば差動アナログ／デジタル変換器デバイス（３０４）を用いて前記第１の変数（Ｇ１）を決定（２０２ａ）するステップを有する、請求項１から６の少なくとも一項に記載の方法。
【請求項８】
ａ）前記メモリデバイス（１００）を第１の、例えばデジタルの動作モード（ＢＡ－１）で少なくとも一時的に動作（２２０）させるステップであって、前記第１の動作モード（ＢＡ－１）で、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）への前記印加（２００）に関して、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記閾値電圧よりも大きい制御電圧（Ｖ－ＣＴＲＬ）が使用される、ステップと、
ｂ）前記メモリデバイス（１００）を第２の、例えばアナログの動作モード（ＢＡ－２）で少なくとも一時的に動作（２２２）させるステップであって、前記第２の動作モード（ＢＡ－２）で、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）への前記印加（２００）に関して、前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの前記少なくとも一方の前記閾値電圧以下の制御電圧（Ｖ－ＣＴＲＬ）が使用される、ステップと、
のうちの少なくとも１つの要素を有する、請求項１から７の少なくとも一項に記載の方法。
【請求項９】
請求項１から８の少なくとも一項に記載の方法を実行するための装置（３００）。
【請求項１０】
ａ）前記両方のアクセストランジスタ（Ｔ５、Ｔ６）のうちの少なくとも一方の前記制御接続端子（Ｔ５－Ｇ）に例えば前記第１の一次制御ライン（ＳＬ１－１）を介して前記制御信号（Ｖ－ＣＴＲＬ）を印加するためのデバイス（３０２）と、
ｂ）アナログ／デジタル変換器デバイス（３０４）、例えば電流ベースのアナログ／デジタル変換器デバイス（３０４）、例えば差動アナログ／デジタル変換器デバイス（３０４）と、
ｃ）前記二次制御ライン（ＳＬ２ａ、ＳＬ２ｂ）、例えばビットラインのうちの少なくとも一方に関連付けられた少なくとも１つの電位または電位差を決定するための測定デバイス（３０６）、例えば測定増幅器と、
のうちの少なくとも１つの要素を有する、請求項９に記載の装置（３００）。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、メモリデバイスを動作させるための方法に関する。
本開示はさらに、メモリデバイスを動作させるための装置に関する。
続きを表示（約 2,400 文字）【発明の概要】
【０００２】
例示的実施形態は、少なくとも１つのメモリユニット、例えばメモリセルを有するメモリデバイスを動作させるための方法であって、少なくとも１つのメモリユニットが、双安定フリップフロップと、少なくとも１つのメモリユニットに関連付けられた２つの二次制御ライン、例えばビットラインと双安定フリップフロップを制御可能に接続するための２つのアクセストランジスタとを有し、例えば、２つの二次制御ラインと双安定フリップフロップとの接続が、第１の一次制御ライン、例えばワードラインによって制御可能であり、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に制御信号、例えば制御電圧を印加するステップであり、少なくとも１つのアクセストランジスタの負荷経路が、例えば少なくとも１つのアクセストランジスタの負荷経路の高抵抗状態に比べると少なくとも一部導電性であり、例えば少なくとも１つのアクセストランジスタの負荷経路の低抵抗状態に比べると導電性が低い、ステップと、少なくとも１つのアクセストランジスタの負荷経路を通って流れる少なくとも１つの電流を特徴付ける第１の変数を決定するステップとを含む、方法に関する。
【０００３】
さらなる例示的実施形態では、それにより、例えば、少なくとも１つのメモリユニットのメモリ内容に関する情報を取得することができる。さらなる例示的実施形態では、上記の実施形態による原理は、例えば、メモリデバイスの既存であり得る複数のメモリユニットに適用することができ、例えば、メモリデバイスの複数のメモリユニットのメモリ内容に関する情報が例えば同時に取得され、これは、さらなる例示的実施形態では、例えば、取得された情報に基づいて算術演算を実行するために使用可能である。
【０００４】
さらなる例示的実施形態では、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に制御信号を印加することが、一次制御ライン、例えばワードラインを介して実行されることが企図されている。
【０００５】
さらなる例示的実施形態では、少なくとも１つのメモリユニットは、スタティックＲＡＭ（ランダムアクセスメモリ）メモリセルとして設計される、またはスタティックＲＡＭメモリセルを形成する。
【０００６】
さらなる例示的実施形態では、双安定フリップフロップは、例えばＭＯＳＦＥＴタイプの複数の電界効果トランジスタを有する。さらなる例示的実施形態では、２つのアクセストランジスタは、例えばＭＯＳＦＥＴタイプの電界効果トランジスタとして設計される。
【０００７】
さらなる例示的実施形態では、方法が、例えば一次制御ライン、例えばワードラインを介して、両方のアクセストランジスタに制御信号を印加するステップを有することが企図されている。したがって、さらなる例示的実施形態では、例えば、第１の変数の決定は、例えば２つの電流に基づいて実行することができ、そのうちの第１の電流は、第１のアクセストランジスタの負荷経路（例えばドレイン－ソース経路）を通って流れる電流であり、そのうちの第２の電流は、第２のアクセストランジスタの負荷経路を通って流れる電流である。さらなる例示的実施形態では、第１の変数は、例えば差動測定原理を使用して、第１の電流および第２の電流に基づいて決定することができる。
【０００８】
さらなる例示的実施形態では、少なくとも１つのアクセストランジスタの負荷経路が、例えば少なくとも１つのアクセストランジスタの負荷経路の高抵抗状態に比べると少なくとも一部導電性である（しかし、例えば、抵抗器Ｒ
ＤＳ，ｏｎ
によって特徴付けることができる電界効果トランジスタの場合などには、例えば低抵抗状態よりも導電性が低い）ように、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に制御信号を印加するステップが、少なくとも１つのアクセストランジスタの閾値電圧以下である制御電圧を、両方のアクセストランジスタのうちの少なくとも一方の制御接続端子に印加することを有することが企図されている。
【０００９】
さらなる例示的実施形態では、制御電圧を少なくとも１つのアクセストランジスタの閾値電圧以下に設定することにより、例えば、双安定フリップフロップからの電荷の例えば意図的な「除去」、すなわち例えば双安定フリップフロップからの少なくとも１つのアクセストランジスタを通る電流の意図された導出が可能になり、電流の値は、例えば双安定フリップフロップの状態にも依存する。
【００１０】
さらなる例示的実施形態では、メモリデバイスが、複数のメモリユニット、例えばメモリセルを有し、方法が、複数のメモリユニットの両方のアクセストランジスタのうちの少なくとも一方のそれぞれの制御接続端子に制御信号、例えば制御電圧を印加するステップであって、複数のメモリユニットのそれぞれの少なくとも１つのアクセストランジスタの負荷経路が、例えば少なくとも１つのアクセストランジスタの負荷経路の高抵抗状態に比べると（例えば、少なくとも１つのアクセストランジスタの閾値電圧以下の制御電圧を選択することによって）少なくとも一部導電性である、ステップと、複数のメモリユニットの少なくとも１つのアクセストランジスタのそれぞれの負荷経路を通って流れる電流の合計を特徴付ける第１の変数を決定するステップとを含み、この合計は、例えば個々のアクセストランジスタの電流からの合計電流でよく、例えば、二次制御ライン、例えばビットラインの少なくとも１つを介して、例えば、少なくとも１つの測定デバイスを含む第１の変数または合計電流を決定するためのデバイスなどに導通可能であることが企図されている。
（【００１１】以降は省略されています）

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