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公開番号2024044910
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022150735
出願日2022-09-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 43/27 20230101AFI20240326BHJP()
要約【課題】高集積化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のセンスアンプ領域と、複数の半導体層に電気的に接続された複数のビット線を含む第1配線層と、複数のセンスアンプ領域及び複数のビット線をそれぞれ電気的に接続する複数の第1配線を含む第2配線層と、を備える。半導体基板は、第2方向に並ぶ第1領域及び第2領域を備える。第1方向から見て、第1領域中の一部のセンスアンプ領域と重なる位置には、それぞれ、第3方向に並ぶ第1配線が、(n1)個ずつ設けられ、第1方向から見て、第2領域中の一部のセンスアンプ領域と重なる位置には、それぞれ、第3方向に並ぶ第1配線が、(n2)個ずつ設けられている。
【選択図】図25
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の表面と交差する第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層と対向する複数の半導体層と、
前記半導体基板と前記複数の半導体層との間に設けられ、前記複数の半導体層に電気的に接続され、前記第１方向と交差する第２方向に並び、前記第１方向及び前記第２方向と交差する第３方向に延伸する複数のビット線を含む第１配線層と、
前記半導体基板に設けられた、複数のセンスアンプ領域と、
前記半導体基板と前記第１配線層との間に設けられ、前記複数のセンスアンプ領域及び前記複数のビット線をそれぞれ電気的に接続する複数の第１配線を含む第２配線層と
を備え、
前記半導体基板は、前記第２方向に並ぶ第１領域及び第２領域を備え、
前記第１方向から見て、前記第１領域中の一部の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ前記第１配線が、（ｎ１）個（ｎ１は２以上の整数）ずつ設けられ、
前記第１方向から見て、前記第２領域中の一部の前記センスアンプ領域と重なる位置には、それぞれ、前記第３方向に並ぶ前記第１配線が、（ｎ２）個（ｎ２は、２以上の、ｎ１と異なる整数）ずつ設けられている
半導体記憶装置。
続きを表示（約 1,300 文字）【請求項２】
前記第１領域中の前記センスアンプ領域の前記第３方向の長さは、（ｎ１）個の第１分割単位に分割され、
前記第２領域中の前記センスアンプ領域の前記第３方向の長さは、（ｎ２）個の第２分割単位に分割され、
（ｎ１）個の前記第１分割単位のそれぞれに前記第１配線が設けられ、
（ｎ２）個の前記第２分割単位のそれぞれに前記第１配線が設けられる
請求項１記載の半導体記憶装置。
【請求項３】
前記第１領域は、前記第２方向に並ぶ（ｎ１）個の前記センスアンプ領域を含み、
前記第２領域は、前記第２方向に並ぶ（ｎ２）個の前記センスアンプ領域を含む
請求項１記載の半導体記憶装置。
【請求項４】
前記第１配線層と前記第２配線層の間に設けられ、前記複数のビット線及び前記複数の第１配線をそれぞれ電気的に接続する複数の第２配線を含む第３配線層を備え、
（ｎ１）個の前記第２配線は、前記第３方向に並び、（ｎ１）個の前記第１配線にそれぞれ電気的に接続され、
（ｎ２）個の前記第２配線は、前記第３方向に並び、（ｎ２）個の前記第１配線にそれぞれ電気的に接続される
請求項１記載の半導体記憶装置。
【請求項５】
前記複数の第２配線は、それぞれ、前記複数のビット線のうちの一つに電気的に接続された第１部分と、前記複数の第１配線の一つに電気的に接続された第２部分と、を備え、
前記複数の第２配線の少なくとも一部は、それぞれ、前記第２方向に延伸し、前記第１部分及び前記第２部分に接続された第３部分を備える
請求項４記載の半導体記憶装置。
【請求項６】
前記複数の第２配線の他の一部は、前記第１部分の前記第３方向の一端部が、前記第２部分に接続されている
請求項５記載の半導体記憶装置。
【請求項７】
前記第２部分は、前記第１方向から見て前記第１配線と重なる位置に設けられる
請求項５記載の半導体記憶装置。
【請求項８】
前記第２配線層は、前記第３方向に並ぶ前記複数の第１配線の列の間に設けられ、前記第３方向に延伸し、前記第２方向に並ぶ複数の通過配線を含む
請求項１記載の半導体記憶装置。
【請求項９】
（ｎ１）は（ｎ２）よりも小さく、
前記第１領域は、前記複数の第１配線の列のうちの２つであって、前記第２方向に隣り合う第１の列及び第２の列を備え、
前記第２領域は、前記複数の第１配線の列のうちの他の２つであって、前記第２方向に隣り合う第３の列及び第４の列を備え、
前記第１の列及び前記第２の列の間に設けられる前記通過配線の数は、前記第３の列及び前記第４の列の間に設けられる前記通過配線の数よりも少ない
請求項８記載の半導体記憶装置。
【請求項１０】
（ｎ１）は（ｎ２）よりも小さく、
前記第１領域に接続される前記ビット線の数は、前記第２領域に接続される前記ビット線の数よりも多い
請求項１記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
基板と、この基板の表面と交差する方向に並ぶ複数の導電層と、これら複数の導電層と対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２０／０３３５５１３号明細書
米国特許第１０４５３５１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸し、複数の導電層と対向する複数の半導体層と、半導体基板と複数の半導体層との間に設けられ、複数の半導体層に電気的に接続され、第１方向と交差する第２方向に並び、第１方向及び第２方向と交差する第３方向に延伸する複数のビット線を含む第１配線層と、半導体基板に設けられた、複数のセンスアンプ領域と、半導体基板と第１配線層との間に設けられ、複数のセンスアンプ領域及び複数のビット線をそれぞれ電気的に接続する複数の第１配線を含む第２配線層と、を備える。半導体基板は、第２方向に並ぶ第１領域及び第２領域を備える。第１方向から見て、第１領域中の一部のセンスアンプ領域と重なる位置には、それぞれ、第３方向に並ぶ第１配線が、（ｎ１）個（ｎ１は２以上の整数）ずつ設けられ、第１方向から見て、第２領域中の一部のセンスアンプ領域と重なる位置には、それぞれ、第３方向に並ぶ第１配線が、（ｎ２）個（ｎ２は、２以上の、ｎ１と異なる整数）ずつ設けられている。
【図面の簡単な説明】
【０００６】
メモリダイＭＤの一部の構成を示す模式的な回路図である。
周辺回路ＰＣの一部の構成を示す模式的な回路図である。
周辺回路ＰＣの一部の構成を示す模式的な回路図である。
本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
チップＣ
Ｍ
の構成例を示す模式的な底面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
チップＣ
Ｍ
の一部の構成を示す模式的な底面図である。
チップＣ
Ｍ
の一部の構成を示す模式的な断面図である。
フックアップ領域Ｒ
ＨＵ１
，Ｒ
ＨＵ２
の構成例を示す模式的な平面図である。
チップＣ
Ｐ
の構成例を示す模式的な平面図である。
図１１のカラム制御回路領域Ｒ
ＣＣ
を拡大して示す模式的な平面図である。
図１２のＣの部分を拡大して示す模式的な平面図である。
チップＣ
Ｍ
及びチップＣ
Ｐ
を図１１のＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
配線群Ｇｍ１及び配線群Ｇｍ２について説明するための模式的な平面図である。
図１１のＢの部分を拡大して示す模式的な平面図である。
配線層Ｍ１中の配線ｍ１ａについて説明するための模式的な底面図である。
配線ｍ１ａについて説明するための模式的な底面図である。
配線ｍ１ｂについて説明するための模式的な底面図である。
配線群Ｇｍ１の配線パターンについて説明するための模式的な平面図である。
配線群Ｇｍ１の配線パターンについて説明するための模式的な平面図である。
配線群Ｇｍ２の配線パターンについて説明するための模式的な平面図である。
配線群Ｇｍ２の配線パターンについて説明するための模式的な平面図である。
異なる分割数の領域の境界部を示す模式的な平面図である。
配線層Ｄ４中の配線ｄ４の配置例を示す模式的な平面図である。
配線層Ｄ４中の配線ｄ４の配置例を示す模式的な平面図である。
領域Ｒ（６ｄｉｖ）における通過配線ＴＷの構成を示す模式的な平面図である。
領域Ｒ（８ｄｉｖ）における通過配線ＴＷの構成を示す模式的な平面図である。
第１領域Ｒ（ｎ１ｄｉｖ）及び第２領域Ｒ（ｎ２ｄｉｖ）を示す模式的な平面図である。
比較例に係る配線層Ｍ１中の配線群Ｇｍの配線パターンについて説明するための模式的な平面図である。
図１６のＤの部分に対応する配線層Ｍ１中の領域を拡大して示す模式的な底面図である。
第３実施形態のカラム制御回路領域Ｒ
ＣＣ
の構成を示す模式的な平面図である。
領域Ｒ（４ｄｉｖ）における通過配線ＴＷの構成を示す模式的な平面図である。
第４実施形態の配線群Ｇｍ２の配線パターンについて説明するための模式的な平面図である。
第４実施形態における、異なる分割数の領域の境界部を示す模式的な平面図である。
第４実施形態における、配線層Ｄ４中の配線ｄ４の配置例を示す模式的な平面図である。
配線群Ｇｍ１の配線パターンの変形例について説明するための模式的な平面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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