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公開番号2024044686
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022150375
出願日2022-09-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 43/40 20230101AFI20240326BHJP()
要約【課題】高集積化が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置のメモリセルアレイにおいて、半導体基板は、複数のビアコンタクト電極の一部及び他の一部に電気的に接続された複数の第1トランジスタ(T_BLK)及び複数の第2トランジスタを備える。複数の第1トランジスタのトランジスタ領域R_Trは、積層方向から見て、2つのメモリ領域R_MHの一方の一部及びフックアップ領域R_HUの一部と重なる領域に設けられている。複数の第2トランジスタのトランジスタ領域は、積層方向から見て、2つのメモリ領域の他方の少なくとも一部及びフックアップ領域の他の一部と重なる領域に設けられている。一方のメモリ領域は、他方のメモリ領域よりも、第1方向Xの長さが大きい。
【選択図】図7
特許請求の範囲【請求項１】
半導体基板及びメモリセルアレイを備え、
前記メモリセルアレイは、
前記半導体基板の表面と交差する積層方向に積層され、前記積層方向と交差する第１方向に延伸する複数の第１導電層と、
前記第１方向に並ぶ２つのメモリ領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層と対向する複数の半導体柱と、
前記複数の第１導電層と、前記複数の半導体柱と、の間にそれぞれ設けられた複数の電荷蓄積膜と、
前記２つのメモリ領域の間のフックアップ領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層に接続された複数のビアコンタクト電極と
を備え、
前記半導体基板は、
前記積層方向から見て、前記２つのメモリ領域の一方の一部、及び、前記フックアップ領域の一部と重なる位置に設けられた第１トランジスタ領域に設けられ、前記複数のビアコンタクト電極の一部に電気的に接続された複数の第１トランジスタと、
前記積層方向から見て、前記２つのメモリ領域の他方の少なくとも一部、及び、前記フックアップ領域の他の一部と重なる位置に設けられた第２トランジスタ領域に設けられ、前記複数のビアコンタクト電極の他の一部に電気的に接続された複数の第２トランジスタと
を備え、
前記一方のメモリ領域の前記第１方向の長さは、前記他方のメモリ領域の前記第１方向の長さよりも大きい
半導体記憶装置。
続きを表示（約 3,000 文字）【請求項２】
前記半導体基板と、前記メモリセルアレイと、の間に設けられた第１配線層を更に備え、
前記第１配線層は、
前記第１方向に延伸し、前記複数のビアコンタクト電極の一部と、前記複数の第１トランジスタと、の間に電気的に接続された複数の第１配線と、
前記第１方向に延伸し、前記複数のビアコンタクト電極の他の一部と、前記複数の第２トランジスタと、の間に電気的に接続された複数の第２配線と
を備え、
前記複数の第１配線は、前記積層方向から見て、前記第１トランジスタ領域と重なる位置に設けられた領域の範囲内に設けられ、
前記複数の第２配線は、前記積層方向から見て、前記第２トランジスタ領域と重なる位置に設けられた領域の範囲内に設けられている
請求項１記載の半導体記憶装置。
【請求項３】
前記半導体基板は、前記積層方向から見て、前記一方のメモリ領域の他の一部と重なる位置に設けられたセンスアンプ領域に設けられ、前記複数の半導体柱に電気的に接続された複数のセンスアンプトランジスタを更に備え、
前記半導体記憶装置は、前記半導体基板と、前記メモリセルアレイと、の間に設けられた第２配線層を更に備え、
前記第２配線層は、
前記第１方向に延伸し、前記複数の半導体柱のうち前記一方のメモリ領域に設けられたものと、前記複数のセンスアンプトランジスタの一部と、の間に電気的に接続された複数の第３配線と、
前記第１方向に延伸し、前記複数の半導体柱のうち前記他方のメモリ領域に設けられたものと、前記複数のセンスアンプトランジスタの他の一部と、の間に電気的に接続された複数の第４配線と
を更に備え、
前記複数の第３配線は、前記積層方向から見て、前記一方のメモリ領域と重なる位置に設けられた領域の範囲内に設けられ、
前記複数の第４配線は、前記積層方向から見て、前記他方のメモリ領域、前記フックアップ領域、及び、前記一方のメモリ領域にわたって前記第１方向に延伸する
請求項１記載の半導体記憶装置。
【請求項４】
前記フックアップ領域は、前記第１方向に分割された複数の分割フックアップ領域を備え、
前記複数の分割フックアップ領域は、それぞれ、前記複数のビアコンタクト電極の一部を含み、
前記複数の半導体柱の一部は、前記第１方向に隣り合う２つの前記分割フックアップ領域の間に設けられている
請求項１記載の半導体記憶装置。
【請求項５】
前記第１トランジスタ領域は、前記第１方向に分割された複数の分割トランジスタ領域を備え、
前記複数の分割トランジスタ領域は、それぞれ、前記複数の第１トランジスタの一部を含み、前記積層方向から見て前記複数の半導体柱の一部と重なる位置に設けられ、
前記半導体記憶装置は、前記半導体基板と、前記メモリセルアレイと、の間に設けられた第１配線層を更に備え、
前記第１配線層は、前記第１方向に延伸し、前記複数のビアコンタクト電極の一部と、前記複数の第１トランジスタと、の間に電気的に接続された複数の第５配線を備え、
前記複数の第５配線は、それぞれ、前記積層方向から見て、前記複数の分割トランジスタ領域のいずれかと重なる位置に設けられた領域の範囲内に設けられている
請求項４記載の半導体記憶装置。
【請求項６】
前記メモリセルアレイは、
前記一方のメモリ領域及び前記他方のメモリ領域のそれぞれにおいて前記複数の第１導電層に対して前記積層方向の一方側に設けられ、前記積層方向から見て前記複数の第１導電層と重なる領域に位置し、前記積層方向及び前記第１方向と交差する第２方向に並ぶ複数の第２導電層と、
前記積層方向に延伸し、前記複数の第２導電層に接続された複数の他のビアコンタクト電極と
を更に備える請求項１記載の半導体記憶装置。
【請求項７】
第１方向に延伸し、前記第１方向と交差する第２方向に並ぶ第１フィンガー構造及び第２フィンガー構造を備え、
前記第１フィンガー構造及び前記第２フィンガー構造は、それぞれ、
前記第１方向及び前記第２方向と交差する積層方向に積層され、前記第１方向に延伸する複数の第１導電層と、
前記第１方向に並ぶ第１メモリ領域、第２メモリ領域、及び、第３メモリ領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層と対向する複数の半導体柱と、
前記複数の第１導電層と、前記複数の半導体柱と、の間にそれぞれ設けられた複数の電荷蓄積膜と
を備え、
前記第１フィンガー構造は、前記第１メモリ領域及び前記第２メモリ領域の間の第１フックアップ領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層に接続された複数の第１ビアコンタクト電極を更に備え、
前記第２フィンガー構造は、前記第２メモリ領域及び前記第３メモリ領域の間の第２フックアップ領域に設けられ、前記積層方向に延伸し、前記複数の第１導電層に接続された複数の第２ビアコンタクト電極を更に備える
半導体記憶装置。
【請求項８】
前記第１メモリ領域の前記第１方向の長さは、前記第２メモリ領域の前記第１方向の長さよりも小さく、
前記第３メモリ領域の前記第１方向の長さは、前記第２メモリ領域の前記第１方向の長さよりも小さい
請求項７記載の半導体記憶装置。
【請求項９】
半導体基板を更に備え、
前記半導体基板は、
前記積層方向から見て、前記第１メモリ領域、及び、前記第１フックアップ領域の一部と重なる位置に設けられた第１トランジスタ領域に設けられ、前記複数の第１ビアコンタクト電極の一部に電気的に接続された複数の第１トランジスタと、
前記積層方向から見て、前記第２メモリ領域の一部、及び、前記第１フックアップ領域の他の一部と重なる位置に設けられた第２トランジスタ領域に設けられ、前記複数の第１ビアコンタクト電極の他の一部に電気的に接続された複数の第２トランジスタと
前記積層方向から見て、前記第３メモリ領域、及び、前記第２フックアップ領域の一部と重なる位置に設けられた第３トランジスタ領域に設けられ、前記複数の第２ビアコンタクト電極の一部に電気的に接続された複数の第３トランジスタと、
前記積層方向から見て、前記第２メモリ領域の他の一部、及び、前記第２フックアップ領域の他の一部と重なる位置に設けられた第４トランジスタ領域に設けられ、前記複数の第２ビアコンタクト電極の他の一部に電気的に接続された複数の第４トランジスタと
を備える請求項８記載の半導体記憶装置。
【請求項１０】
前記半導体基板は、前記第２トランジスタ領域及び前記第４トランジスタ領域の間に設けられたセンスアンプ領域を更に備える
請求項９記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
半導体基板と、この半導体基板の表面と交差する積層方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられた電荷蓄積膜と、を備える半導体記憶装置が知られている。電荷蓄積膜は、例えば、窒化シリコン（ＳｉＮ）等の絶縁性の電荷蓄積膜やフローティングゲート等の導電性の電荷蓄積膜等の、データを記憶可能なメモリ部を備える。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１２７６７０７号明細書
米国特許第１０７６３２７７号明細書
米国特許第１１２３３０４２号明細書
特開２０２１－０６４７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高集積化が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、半導体基板及びメモリセルアレイを備える。メモリセルアレイは、半導体基板の表面と交差する積層方向に積層され、積層方向と交差する第１方向に延伸する複数の第１導電層と、第１方向に並ぶ２つのメモリ領域に設けられ、積層方向に延伸し、複数の第１導電層と対向する複数の半導体柱と、複数の第１導電層と、複数の半導体柱と、の間にそれぞれ設けられた複数の電荷蓄積膜と、２つのメモリ領域の間のフックアップ領域に設けられ、積層方向に延伸し、複数の第１導電層に接続された複数のビアコンタクト電極と、を備える。半導体基板は、複数のビアコンタクト電極の一部に電気的に接続された複数の第１トランジスタと、複数のビアコンタクト電極の他の一部に電気的に接続された複数の第２トランジスタと、を備える。複数の第１トランジスタは、積層方向から見て、２つのメモリ領域の一方の一部、及び、フックアップ領域の一部と重なる位置に設けられた第１トランジスタ領域に設けられている。複数の第２トランジスタは、積層方向から見て、２つのメモリ領域の他方の少なくとも一部、及び、フックアップ領域の他の一部と重なる位置に設けられた第２トランジスタ領域に設けられている。一方のメモリ領域の第１方向の長さは、他方のメモリ領域の第１方向の長さよりも大きい。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリダイＭＤの一部の構成を示す模式的な回路図である。
周辺回路ＰＣの一部の構成を示す模式的な回路図である。
周辺回路ＰＣの一部の構成を示す模式的な回路図である。
メモリダイＭＤの構成例を示す模式的な分解斜視図である。
チップＣ
Ｍ
の構成例を示す模式的な底面図である。
チップＣ
Ｐ
の構成例を示す模式的な平面図である。
チップＣ
Ｍ
，Ｃ
Ｐ
の一部の構成を示す模式的な断面図である。
図５のＡで示す部分を拡大して示す模式的な底面図である。
図８に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図９のＣで示す部分を拡大して示す模式的な断面図である。
図５のＤで示す部分を拡大して示す模式的な底面図である。
図１１に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図６のＦで示した部分を拡大して示す模式的な平面図である。
比較例に係る半導体記憶装置の構成を示す模式的な断面図である。
第２実施形態に係るチップＣ
Ｍ２
の構成例を示す模式的な底面図である。
第２実施形態に係るチップＣ
Ｐ２
の構成例を示す模式的な底面図である。
第２実施形態に係るチップＣ
Ｍ２
，Ｃ
Ｐ２
の一部の構成を示す模式的な断面図である。
第３実施形態に係るチップＣ
Ｍ３
の構成例を示す模式的な底面図である。
第３実施形態に係るチップＣ
Ｍ３
，Ｃ
Ｐ３
の一部の構成を示す模式的な断面図である。
第４実施形態に係るチップＣ
Ｍ４
の構成例を示す模式的な底面図である。
第４実施形態に係るチップＣ
Ｍ４
，Ｃ
Ｐ４
の一部の構成を示す模式的な断面図である。
ビアコンタクト電極ＣＣ（ＷＬ）の製造方法の一部について説明するための模式的な断面図である。
同方法の一部について説明するための模式的な断面図である。
同方法の一部について説明するための模式的な断面図である。
同方法の一部について説明するための模式的な断面図である。
第５実施形態に係る半導体記憶装置の製造方法の一部について説明するための模式的な底面図である。
同方法の一部について説明するための模式的な断面図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。
図２８に示す構造をＧ－Ｇ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
配線ＣＷＬのレイアウトの一例について説明するための模式的な平面図である。
配線ＣＷＬのレイアウトの一例について説明するための模式的な平面図である。
配線ＣＷＬのレイアウトの一例について説明するための模式的な平面図である。
他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な底面図である。
ワード線フックアップ領域Ｒ
ＨＵＷＬ
の他の構成例を示す模式的な底面図である。
図３４に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に電気的に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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