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公開番号2024044632
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022150279
出願日2022-09-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 41/27 20230101AFI20240326BHJP()
要約【課題】集積度の向上が可能な半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、第1の方向に延びる第1のゲート電極層と、第1のゲート電極層を囲む第1の半導体層と、第1のゲート電極層を囲む第2の半導体層と、第1のゲート電極層を囲み、第1の半導体層に接する第1の電極層と、第1の電極層に対し第1の方向に設けられ、第1のゲート電極層を囲み、第1の半導体層及び第2の半導体層に接し、第1の電極層との間に第1の半導体層が設けられた第2の電極層と、第2の電極層に対し第1の方向に設けられ、第1のゲート電極層を囲み、第2の半導体層に接し、第2の電極層との間に第2の半導体層が設けられた第3の電極層と、第1のゲート電極層と第1の半導体層との間に設けられた導電体の第1の電荷蓄積層と、第1のゲート電極層と第2の半導体層との間に設けられた導電体の第2の電荷蓄積層と、を備える。
【選択図】図7
特許請求の範囲【請求項１】
第１の方向に延びる第１のゲート電極層と、
前記第１のゲート電極層を囲む第１の半導体層と、
前記第１の半導体層に対して前記第１の方向に設けられ、前記第１のゲート電極層を囲む第２の半導体層と、
前記第１のゲート電極層を囲み、前記第１の半導体層に接する第１の電極層と、
前記第１の電極層に対し前記第１の方向に設けられ、前記第１のゲート電極層を囲み、前記第１の半導体層及び前記第２の半導体層に接し、前記第１の電極層との間に前記第１の半導体層が設けられた第２の電極層と、
前記第２の電極層に対し前記第１の方向に設けられ、前記第１のゲート電極層を囲み、前記第２の半導体層に接し、前記第２の電極層との間に前記第２の半導体層が設けられた第３の電極層と、
前記第１のゲート電極層と前記第１の半導体層との間に設けられた導電体の第１の電荷蓄積層と、
前記第１のゲート電極層と前記第２の半導体層との間に設けられた導電体の第２の電荷蓄積層と、
を備える半導体記憶装置。
続きを表示（約 2,800 文字）【請求項２】
前記第１の半導体層を囲む絶縁層を、更に備える、請求項１記載の半導体記憶装置。
【請求項３】
前記第１の電荷蓄積層と前記第１の半導体層との間に設けられた第１の絶縁膜と、前記第１の電荷蓄積層と前記第１のゲート電極層との間に設けられた第２の絶縁膜とを、更に備える、請求項１記載の半導体記憶装置。
【請求項４】
前記第１の電極層は金属であり、前記第２の電極層は金属である、請求項１記載の半導体記憶装置。
【請求項５】
前記第１の方向に延び、前記第１のゲート電極層に対し、前記第１の方向に交差する第２の方向に設けられた第２のゲート電極層と、
前記第２のゲート電極層を囲み、前記第１の電極層と前記第２の電極層との間に設けられ、前記第１の電極層及び前記第２の電極層に接する第３の半導体層と、
前記第３の半導体層に対して前記第１の方向に設けられ、前記第２のゲート電極層を囲み、前記第２の電極層と前記第３の電極層との間に設けられ、前記第２の電極層及び前記第３の電極層に接する第４の半導体層と、
前記第２のゲート電極層と前記第３の半導体層との間に設けられた導電体の第３の電荷蓄積層と、
前記第２のゲート電極層と前記第４の半導体層との間に設けられた導電体の第４の電荷蓄積層と、
を更に備える、請求項１記載の半導体記憶装置。
【請求項６】
前記第１の電極層の前記第１の方向に設けられた第１の配線と、
前記第１の電極層と前記第１の配線との間に設けられ、前記第１の方向に延び、前記第１の電極層及び前記第１の配線と電気的に接続された第１の導電層と、
前記第２の電極層の前記第１の方向に設けられた第２の配線と、
前記第２の電極層と前記第２の配線との間に設けられ、前記第１の方向に延び、前記第２の電極層及び前記第２の配線と電気的に接続された第２の導電層と、
前記第３の電極層の前記第１の方向に設けられた第３の配線と、
前記第３の電極層と前記第３の配線との間に設けられ、前記第１の方向に延び、前記第３の電極層及び前記第３の配線と電気的に接続された第３の導電層と、
を更に備える、請求項５記載の半導体記憶装置。
【請求項７】
前記第１の導電層と前記第１のゲート電極層との間の距離は、前記第１の導電層と前記第２のゲート電極層との間の距離よりも小さく、
前記第２の導電層と前記第１のゲート電極層との間の距離は、前記第２の導電層と前記第２のゲート電極層との間の距離よりも大きく、
前記第３の導電層と前記第１のゲート電極層との間の距離は、前記第３の導電層と前記第２のゲート電極層との間の距離よりも小さい、請求項６記載の半導体記憶装置。
【請求項８】
前記第１の方向に延び、前記第１のゲート電極層に対し、前記第１の方向及び前記第２の方向に交差する第３の方向に設けられた第３のゲート電極層と、
前記第３のゲート電極層を囲み、前記第１の電極層と前記第２の電極層との間に設けられ、前記第１の電極層及び前記第２の電極層に接する第５の半導体層と、
前記第５の半導体層に対して前記第１の方向に設けられ、前記第３のゲート電極層を囲み、前記第２の電極層と前記第３の電極層との間に設けられ、前記第２の電極層及び前記第３の電極層に接する第６の半導体層と、
前記第３のゲート電極層と前記第５の半導体層との間に設けられた導電体の第５の電荷蓄積層と、
前記第３のゲート電極層と前記第６の半導体層との間に設けられた導電体の第６の電荷蓄積層と、
を更に備える、請求項５記載の半導体記憶装置。
【請求項９】
前記第３の方向に延びる第１のゲート電極配線と、
前記第３の方向に延びる第２のゲート電極配線と、
前記第１のゲート電極配線と前記第１のゲート電極層との間に設けられ、前記第１のゲート電極配線及び前記第１のゲート電極層と電気的に接続された第１のトランジスタと、
前記第２のゲート電極配線と前記第２のゲート電極層との間に設けられ、前記第２のゲート電極配線及び前記第２のゲート電極層と電気的に接続された第２のトランジスタと、
前記第１のゲート電極配線と前記第３のゲート電極層との間に設けられ、前記第１のゲート電極配線及び前記第３のゲート電極層と電気的に接続された第３のトランジスタと、
を更に備える、請求項８記載の半導体記憶装置。
【請求項１０】
前記第１の方向に延び、前記第１のゲート電極層に対し、前記第１の方向に交差する第２の方向に設けられた第２のゲート電極層と、
前記第２のゲート電極層を囲み、前記第１の電極層と前記第２の電極層との間に設けられ、前記第１の電極層及び前記第２の電極層に接する第３の半導体層と、
前記第３の半導体層に対して前記第１の方向に設けられ、前記第２のゲート電極層を囲み、前記第２の電極層と前記第３の電極層との間に設けられ、前記第２の電極層及び前記第３の電極層に接する第４の半導体層と、
前記第２のゲート電極層と前記第３の半導体層との間に設けられた導電体の第３の電荷蓄積層と、
前記第２のゲート電極層と前記第４の半導体層との間に設けられた導電体の第４の電荷蓄積層と、
前記第１の方向に延び、前記第１のゲート電極層に対し、前記第１の方向及び前記第２の方向に交差する第３の方向に設けられた第３のゲート電極層と、
前記第３のゲート電極層を囲む第５の半導体層と、
前記第５の半導体層に対して前記第１の方向に設けられ、前記第３のゲート電極層を囲む第６の半導体層と、
前記第１の電極層と前記第３の方向に離隔して設けられ、前記第３のゲート電極層を囲み、前記第５の半導体層に接する第４の電極層と、
前記第２の電極層と前記第３の方向に離隔して設けられ、前記第３のゲート電極層を囲み、前記第５の半導体層及び前記第６の半導体層に接し、前記第４の電極層との間に前記第５の半導体層が設けられた第５の電極層と、
前記第３の電極層と前記第３の方向に離隔して設けられ、前記第３のゲート電極層を囲み、前記第６の半導体層に接し、前記第５の電極層との間に前記第６の半導体層が設けられた第６の電極層と、
前記第３のゲート電極層と前記第５の半導体層との間に設けられた導電体の第５の電荷蓄積層と、
前記第３のゲート電極層と前記第６の半導体層との間に設けられた導電体の第６の電荷蓄積層と、
を更に備える、請求項１記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
不揮発性メモリの一つとしてＮＯＲ型フラッシュメモリがある。ＮＯＲ型フラッシュメモリは、例えば、ＮＡＮＤ型フラッシュメモリと比較して、読み出し速度が速く、ランダムアクセスが可能であるという優れた特性を備える。例えば、製造コストを低減するために、ＮＯＲ型フラッシュメモリの集積度の向上が期待される。
【先行技術文献】
【特許文献】
【０００３】
特表２０２０－５２４４１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、集積度の向上が可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、前記第１のゲート電極層を囲む第１の半導体層と、前記第１の半導体層に対して前記第１の方向に設けられ、前記第１のゲート電極層を囲む第２の半導体層と、前記第１のゲート電極層を囲み、前記第１の半導体層に接する第１の電極層と、前記第１の電極層に対し前記第１の方向に設けられ、前記第１のゲート電極層を囲み、前記第１の半導体層及び前記第２の半導体層に接し、前記第１の電極層との間に前記第１の半導体層が設けられた第２の電極層と、前記第２の電極層に対し前記第１の方向に設けられ、前記第１のゲート電極層を囲み、前記第２の半導体層に接し、前記第２の電極層との間に前記第２の半導体層が設けられた第３の電極層と、前記第１のゲート電極層と前記第１の半導体層との間に設けられた導電体の第１の電荷蓄積層と、前記第１のゲート電極層と前記第２の半導体層との間に設けられた導電体の第２の電荷蓄積層と、を備える。
【図面の簡単な説明】
【０００６】
第１の実施形態の半導体記憶装置のチップレイアウトを示す図。
第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。
第１の実施形態の半導体記憶装置のメモリセルアレイの模式図。
第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
第１の実施形態の半導体記憶装置のメモリセルの模式断面図。
第１の実施形態の半導体記憶装置のメモリセルの模式断面図。
第１の実施形態の半導体記憶装置のメモリセルの模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。
第２の実施形態の半導体記憶装置のメモリセルアレイの回路図。
第２の実施形態の半導体記憶装置のメモリセルアレイの模式図。
第２の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
第２の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った符号を付された部材などが、説明上、相互に区別されなくとも良い場合、末尾の数字／英字が省略された符号が用いられる。
【０００８】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
【０００９】
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（ＥｎｅｒｇｙＤｉｓｐｅｒｓｉｖｅＸ－ｒａｙＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
【００１０】
（第１の実施形態）
第１の実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、第１のゲート電極層を囲む第１の半導体層と、第１の半導体層に対して第１の方向に設けられ、第１のゲート電極層を囲む第２の半導体層と、第１のゲート電極層を囲み、第１の半導体層に接する第１の電極層と、第１の電極層に対し第１の方向に設けられ、第１のゲート電極層を囲み、第１の半導体層及び第２の半導体層に接し、第１の電極層との間に第１の半導体層が設けられた第２の電極層と、第２の電極層に対し第１の方向に設けられ、第１のゲート電極層を囲み、第２の半導体層に接し、第２の電極層との間に第２の半導体層が設けられた第３の電極層と、第１のゲート電極層と第１の半導体層との間に設けられた導電体の第１の電荷蓄積層と、第１のゲート電極層と第２の半導体層との間に設けられた導電体の第２の電荷蓄積層と、を備える。
（【００１１】以降は省略されています）

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