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公開番号2024043754
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022148921
出願日2022-09-20
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/50 20230101AFI20240326BHJP()
要約【課題】半導体記憶装置を小型化する。
【解決手段】複数の導電層が絶縁層を介して積層された積層体と、積層体の積層方向に重ねて設けられる回路部と、備え、積層体は、複数のメモリセルが配置されるメモリ部及び複数の導電層の端部が階段状となった階段部を有し、回路部は、複数の導電層に繋がるロウデコーダを有し、階段部は、積層方向においてロウデコーダが重ねて設けられている第1構造と、第1構造とは異なる第2構造と、を有し、第1構造の段差よりも第2構造の段差が大きい、半導体記憶装置。
【選択図】図5
特許請求の範囲【請求項１】
複数の導電層が絶縁層を介して積層された積層体と、
前記積層体の積層方向に重ねて設けられる回路部と、備え、
前記積層体は、複数のメモリセルが配置されるメモリ部及び前記複数の導電層の端部が階段状となった階段部を有し、
前記回路部は、前記複数の導電層に電気的に接続されるロウデコーダを有し、
前記階段部は、前記積層方向において前記ロウデコーダが重ねて設けられている第１構造と、前記第１構造とは異なる第２構造と、を有し、
前記第１構造の段差よりも前記第２構造の段差が大きい、半導体記憶装置。
続きを表示（約 1,000 文字）【請求項２】
前記メモリ部は、第１メモリ部と第２メモリ部とを有し、
前記階段部は、前記第１メモリ部に繋がり前記第１構造を有する第１階段部と、前記第２メモリ部に繋がり前記第１構造を有する第２階段部とを有し、
前記ロウデコーダは、前記第１階段部に繋がる第１ロウデコーダと、前記第２階段部に繋がる第２ロウデコーダとを有し、
前記第１ロウデコーダは、前記メモリ部の第１辺に重ねて設けられ、前記第２ロウデコーダは、前記メモリ部の前記第１辺とは異なる第２辺に重ねて設けられている、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１メモリ部に繋がり前記第２構造を有する第３階段部が前記第２辺側に設けられ、
前記第２メモリ部に繋がり前記第２構造を有する第４階段部が前記第１辺側に設けられている、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１辺と前記第２辺とを繋ぐ第３辺側に、前記第１メモリ部に繋がり前記第２構造を有する第５階段部が設けられ、
前記第３辺とは異なる辺であって前記第１辺と前記第２辺とを繋ぐ第４辺側に、前記第２メモリ部に繋がり前記第２構造を有する第６階段部が設けられている、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１構造には前記ロウデコーダに電気的に繋がるコンタクトプラグが設けられている、請求項１から４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第１メモリ部と前記第２メモリ部とは、前記メモリセルのドレインに繋がるビット線を共有する、請求項５に記載の半導体記憶装置。
【請求項７】
前記第１メモリ部と前記第２メモリ部との間において、前記ビット線が屈曲している、請求項６に記載の半導体記憶装置。
【請求項８】
前記第１メモリ部に繋がり前記第２構造を有する第７階段部が前記第２メモリ部との間に設けられ、
前記第２メモリ部に繋がり前記第２構造を有する第８階段部が前記第１メモリ部との間に設けられている、請求項６に記載の半導体記憶装置。
【請求項９】
前記第１メモリ部の導電層と前記第２メモリ部の導電層とが繋がっている、請求項６に記載の半導体記憶装置。
【請求項１０】
前記メモリ部が複数設けられ、複数の前記メモリ部がスリットによって隔てられている、請求項１に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に係る。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
半導体記憶装置の一例として、複数の導電層が絶縁層を介して積層され、階段部が形成されたものがある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１６１０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置を小型化する。
【課題を解決するための手段】
【０００５】
本実施形態は、複数の導電層が絶縁層を介して積層された積層体と、積層体の積層方向に重ねて設けられる回路部と、備える半導体記憶装置である、積層体は、複数のメモリセルが配置されるメモリ部及び複数の導電層の端部が階段状となった階段部を有する。回路部は、複数の導電層に繋がるロウデコーダを有する。階段部は、積層方向においてロウデコーダが重ねて設けられている第１構造と、第１構造とは異なる第２構造と、を有し、第１構造の段差よりも前記第２構造の段差が大きい。
【図面の簡単な説明】
【０００６】
本実施形態に係るメモリシステムの構成例を示すブロック図である。
本実施形態に係る半導体記憶装置の構成例を示すブロック図である。
本実施形態に係る半導体記憶装置の構造例を示す断面図である。
本実施形態に係る半導体記憶装置のアレイチップ側の配置態様を示す図である。
本実施形態に係る半導体記憶装置の回路チップ側の配置態様を示す図である。
本実施形態の第１変形例に係る半導体記憶装置のアレイチップ側の配置態様を示す図である。
本実施形態の第２変形例に係る半導体記憶装置のアレイチップ側の配置態様を示す図である。
本実施形態の第３変形例に係る半導体記憶装置のアレイチップ側の配置態様を示す図である。
本実施形態の第４変形例に係る半導体記憶装置のアレイチップ側の配置態様を示す図である。
本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。
本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。
本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。
本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。
本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。
本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。
本実施形態に係る半導体記憶装置のアレイチップの製造方法を説明するための図である。
【発明を実施するための形態】
【０００７】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【０００８】
本実施形態に係る半導体記憶装置２は、例えばデータを不揮発に記憶可能なＮＡＮＤ型フラッシュメモリである。図１は、半導体記憶装置２を含むメモリシステムの構成例を示すブロック図である。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。尚、図１では、メモリシステムが半導体記憶装置２を１つ備える例を示しているが、メモリシステムは半導体記憶装置２を複数備えても良い。半導体記憶装置２の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。
【０００９】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
【００１０】
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号Ｒ／Ｂ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
（【００１１】以降は省略されています）

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