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公開番号2024043155
公報種別公開特許公報(A)
公開日2024-03-29
出願番号2022148181
出願日2022-09-16
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 12/00 20230101AFI20240322BHJP()
要約【課題】メモリデバイスの性能を向上させ且つ製造コストを抑制する。
【解決手段】実施形態のメモリデバイスは、複数のワード線と、複数のビット線と、複数のトランジスタとを含む。複数のワード線は、各々が第1方向に延伸して設けられ、第2方向に並んでいる。複数のビット線は、各々が第2方向に延伸して設けられ、第1方向に並んでいる。複数のトランジスタは、ゲート端が第1ワード線に接続された複数の第1トランジスタと、ゲート端が第2ワード線に接続された複数の第2トランジスタとを含む。複数の第1トランジスタと、複数の第2トランジスタとは、第1方向において互い違いに配置される。複数のビット線は、第1乃至第4ビット線を含む。第1及び第3ビット線は、第1及び第2トランジスタのそれぞれの他端に接続される。第2及び第4ビット線は、第1又は第2トランジスタの他端に接続される。
【選択図】図5
特許請求の範囲【請求項１】
各々が第１方向に延伸して設けられ、前記第１方向と交差する第２方向に並んだ複数のワード線と、
各々が前記第２方向に延伸して設けられ、前記第１方向に並んだ複数のビット線と、
各々が前記第１方向及び前記第２方向と交差する第３方向に延伸して設けられたチャネルを有する複数のトランジスタと、
それぞれの一方電極が前記複数のトランジスタのそれぞれの一端にそれぞれ接続された複数のキャパシタと、
前記複数のキャパシタのそれぞれの他方電極が接続されたプレート線と、
を備え、
前記複数のトランジスタは、ゲート端が前記複数のワード線に含まれた第１ワード線に接続された複数の第１トランジスタと、ゲート端が前記複数のワード線に含まれ且つ前記第１ワード線と隣り合う第２ワード線に接続された複数の第２トランジスタとを含み、前記複数の第１トランジスタと、前記複数の第２トランジスタとは、前記第１方向において互い違いに配置され、
前記複数のビット線は、前記第１方向に順に並んだ第１乃至第４ビット線を含み、前記第１ビット線及び前記第３ビット線のそれぞれは、前記第１トランジスタ及び前記第２トランジスタのそれぞれの他端に接続され、前記第２ビット線は、前記第１トランジスタの他端に接続され且つ前記第２トランジスタの他端には接続されず、前記第４ビット線は、前記第２トランジスタの他端に接続され且つ前記第１トランジスタの他端には接続されない、
メモリデバイス。
続きを表示（約 2,500 文字）【請求項２】
前記複数のビット線は、前記第１ビット線、前記第２ビット線、前記第３ビット線、及び前記第４ビット線からなるグループを含み、
前記グループは、前記第１方向に繰り返し配置される、
請求項１に記載のメモリデバイス。
【請求項３】
複数の第１コンタクトをさらに備え、
前記複数の第１コンタクトは、前記第１ビット線と前記第１トランジスタとの間を接続する第１コンタクトと、前記第１ビット線と前記第２トランジスタとの間を接続する第１コンタクトと、前記第３ビット線と前記第１トランジスタとの間を接続する第１コンタクトと、前記第３ビット線と前記第２トランジスタとの間を接続する第１コンタクトと、を含む、
請求項２に記載のメモリデバイス。
【請求項４】
前記複数の第１コンタクトは、前記第２ビット線と前記第１トランジスタとの間を接続する第１コンタクトと、前記第４ビット線と前記第２トランジスタとの間を接続する第１コンタクトとを含む、
請求項３に記載のメモリデバイス。
【請求項５】
前記第２ビット線と前記第４ビット線とのそれぞれは、前記複数の第１コンタクトと同じ高さに設けられる、
請求項３に記載のメモリデバイス。
【請求項６】
前記複数のトランジスタのそれぞれは、前記第３方向に延伸して設けられた半導体層と、前記半導体層と前記複数のワード線のいずれかとの間に設けられたゲート絶縁層と、を含み、
前記半導体層は、酸化物半導体を含む、
請求項１乃至請求項５のいずれか一項に記載のメモリデバイス。
【請求項７】
各々が第１方向に延伸して設けられ、前記第１方向と交差する第２方向に並んだ複数のワード線と、
各々が前記第２方向に延伸して設けられ、前記第１方向に並んだ複数のビット線と、
各々が前記第１方向及び前記第２方向と交差する第３方向に延伸して設けられたチャネルを有する複数のトランジスタと、
それぞれの一方電極が前記複数のトランジスタのそれぞれの一端にそれぞれ接続された複数のキャパシタと、
前記複数のキャパシタのそれぞれの他方電極が接続されたプレート線と、
を備え、
前記複数のトランジスタは、第１領域に含まれた複数の第１トランジスタ及び複数の第２トランジスタと、第２領域に含まれた複数の第３トランジスタ及び複数の第４トランジスタとを含み、前記複数の第１トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれた第１ワード線に接続され、前記複数の第２トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれ且つ前記第１ワード線と隣り合う第２ワード線に接続され、前記複数の第３トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれた第３ワード線に接続され、前記複数の第４トランジスタのそれぞれのゲート端は、前記複数のワード線に含まれ且つ前記第３ワード線と隣り合う第４ワード線に接続され、前記複数の第１トランジスタと、前記複数の第２トランジスタとは、前記第１方向において互い違いに配置され、前記複数の第３トランジスタと、前記複数の第４トランジスタとは、前記第１方向において互い違いに配置され、
前記複数のビット線は、前記第１領域において前記第１方向に順に並んだ第１乃至第４ビット線部と、前記第２領域において前記第１方向に順に並んだ第５乃至第８ビット線部とを含み、
前記第１ビット線部及び前記第３ビット線部のそれぞれは、前記第１トランジスタ及び前記第２トランジスタのそれぞれの他端に接続され、前記第２ビット線部は、前記第１トランジスタの他端に接続され且つ前記第２トランジスタの他端には接続されず、前記第４ビット線部は、前記第２トランジスタの他端に接続され且つ前記第１トランジスタの他端には接続されず、前記第５ビット線部及び前記第７ビット線部のそれぞれは、前記第３トランジスタ及び前記第４トランジスタのそれぞれの他端に接続され、前記第６ビット線部は、前記第３トランジスタの他端に接続され且つ前記第４トランジスタの他端には接続されず、前記第８ビット線部は、前記第４トランジスタの他端に接続され且つ前記第３トランジスタの他端には接続されず、
前記第１ビット線部は、前記第５ビット線部及び前記第７ビット線部の一方と接続され、前記第３ビット線部は、前記第５ビット線部及び前記第７ビット線部の他方と接続され、前記第２ビット線部は、前記第６ビット線部及び前記第８ビット線部の一方と接続され、前記第４ビット線部は、前記第６ビット線部及び前記第８ビット線部の他方と接続される、
メモリデバイス。
【請求項８】
前記複数のビット線は、前記第１乃至第４ビット線部からなる第１グループと、前記第５乃至第８ビット線部からなる第２グループとを含み、前記第１グループと前記第２グループとのそれぞれは、前記第１方向に繰り返し配置される、
請求項７に記載のメモリデバイス。
【請求項９】
前記第１ビット線部乃至前記第４ビット線部は、それぞれ前記第５ビット線部乃至前記第８ビット線部と前記第２方向に隣り合い、
前記第１ビット線部は、前記第７ビット線部と接続され、前記第３ビット線部は、前記第５ビット線部と接続され、前記第２ビット線部は、前記第６ビット線部と接続され、前記第４ビット線部は、前記第８ビット線部と接続される、
請求項７に記載のメモリデバイス。
【請求項１０】
前記第１ビット線部乃至前記第４ビット線部は、それぞれ前記第５ビット線部乃至前記第８ビット線部と前記第２方向に隣り合い、
前記第１ビット線部は、前記第５ビット線部と接続され、前記第３ビット線部は、前記第７ビット線部と接続され、前記第２ビット線部は、前記第８ビット線部と接続され、前記第４ビット線部は、前記第６ビット線部と接続される、
請求項７に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
メモリデバイスとして、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。ＤＲＡＭのメモリセルは、キャパシタとトランジスタとを含む。また、ＤＲＡＭのメモリセルに縦型トランジスタを用いたメモリデバイスが知られている。縦型トランジスタは、チャネルとして、半導体基板の主面に対して交差する方向に延びる半導体ピラーを備える。そして、縦型トランジスタでは、半導体ピラーの周囲を覆うゲート電極が、基板主面に沿う方向に延びる配線にて形成される。
【先行技術文献】
【特許文献】
【０００３】
特許第３３０２７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの性能を向上させ且つ製造コストを抑制する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、複数のワード線と、複数のビット線と、複数のトランジスタと、複数のキャパシタと、プレート線とを含む。複数のワード線は、各々が第１方向に延伸して設けられ、第１方向と交差する第２方向に並んで設けられる。複数のビット線は、各々が第２方向に延伸して設けられ、第１方向に並んで設けられる。複数のトランジスタは、各々が第１方向及び第２方向と交差する第３方向に延伸して設けられたチャネルを有する。複数のキャパシタのそれぞれの一方電極が複数のトランジスタのそれぞれの一端にそれぞれ接続される。プレート線は、複数のキャパシタのそれぞれの他方電極に接続される。複数のトランジスタは、ゲート端が複数のワード線に含まれた第１ワード線に接続された複数の第１トランジスタと、ゲート端が複数のワード線に含まれ且つ第１ワード線と隣り合う第２ワード線に接続された複数の第２トランジスタとを含む。複数の第１トランジスタと、複数の第２トランジスタとは、第１方向において互い違いに配置される。複数のビット線は、第１方向に順に並んだ第１乃至第４ビット線を含む。第１ビット線及び第３ビット線のそれぞれは、第１トランジスタ及び第２トランジスタのそれぞれの他端に接続される。第２ビット線は、第１トランジスタの他端に接続され且つ前記第２トランジスタの他端には接続されない。第４ビット線は、第２トランジスタの他端に接続され且つ前記第１トランジスタの他端には接続されない。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスの構成の一例を示すブロック図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスにおける第１サブアレイ及び第２サブアレイとセンスアンプ回路との一例を示す概略図。
第１実施形態に係るメモリデバイスが備えるメモリセルの構造の一例を示す斜視図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
Ｏｐｅｎ－ＢＬ方式におけるメモリセルアレイの平面レイアウトの一例を示す平面図。
Ｆｏｌｄｅｄ－ＢＬ方式におけるメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す断面図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第１構成例を示す概略図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第２構成例を示す概略図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第３構成例を示す概略図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第４構成例を示す概略図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第５構成例を示す概略図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第６構成例を示す概略図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第７構成例を示す概略図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第８構成例を示す概略図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第２構成例における平面レイアウトの一例を示す平面図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第２構成例における断面構造の一例を示す、図１９のＸＸ－ＸＸ線に沿った断面図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの第８構成例における平面レイアウトの一例を示す平面図。
第４実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第４実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の第１例を示す、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿った断面図。
第４実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の第２例を示す断面図。
第４実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の第３例を示す断面図。
変形例に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置などによって特定されるものではない。以下の説明において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号の後の数字又は文字は、同じ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。
【０００８】
＜１＞第１実施形態
第１実施形態に係るメモリデバイス１００は、Ｏｐｅｎ－ＢＬ方式とＦｏｌｄｅｄ－ＢＬ方式との両方を利用したＤＲＡＭ（Dynamic Random Access Memory）である。以下に、第１実施形態に係るメモリデバイス１００の詳細について説明する。
【０００９】
＜１－１＞メモリデバイス１００の全体構成
図１は、第１実施形態に係るメモリデバイス１００の構成の一例を示すブロック図である。図１に示すように、メモリデバイス１００は、外部のメモリコントローラ２００に電気的に接続される。メモリデバイス１００は、メモリコントローラ２００の命令に基づいてデータを読み出し及び書き込み可能に構成される。メモリデバイス１００は、例えば、アドレスＡＤＲ、コマンドＣＭＤ、データＤＴ、及び制御信号ＣＮＴを、メモリコントローラ２００から受け取る。また、メモリデバイス１００は、制御信号ＣＮＴ及びデータＤＴを、メモリコントローラ２００に送る。メモリデバイス１００は、例えば、メモリセルアレイ１１０、ロウ制御回路１２０、カラム制御回路１３０、読み出し／書き込み回路１４０、入出力回路１５０、及び制御回路１６０を備える。
【００１０】
メモリセルアレイ１１０は、データの記憶に利用される回路である。メモリセルアレイ１１０は、複数のサブアレイ１１１を含む。複数のサブアレイ１１１は、例えば、２つのサブアレイ１１１の組毎に分類される。本例では、複数のサブアレイ１１１が、２つのサブアレイ１１１の組に対応する第１サブアレイ１１１Ａと第２サブアレイ１１１Ｂとを含む。また、各サブアレイ１１１は、複数のメモリセルＭＣと、複数のワード線ＷＬと、複数のビット線ＢＬとを含む。各メモリセルＭＣは、１ビット以上のデータを記憶し得る。各メモリセルＭＣは、１つのワード線ＷＬと１つのビット線ＢＬとの間に接続される。各ワード線ＷＬには、ロウアドレスが割り当てられる。各ビット線ＢＬには、カラムアドレスが割り当てられる。各メモリセルＭＣは、ロウアドレス及びカラムアドレスによって特定され得る。
（【００１１】以降は省略されています）

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