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公開番号2024041541
公報種別公開特許公報(A)
公開日2024-03-27
出願番号2022146416
出願日2022-09-14
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/27 20230101AFI20240319BHJP()
要約【課題】メモリデバイスの信頼性を向上させる。
【解決手段】一実施形態のメモリデバイスは、第1方向に互いに離れて並ぶ複数の絶縁体層と、複数の絶縁体層を介して第1方向に互いに離れて並ぶ複数の導電体層と、複数の導電体層と交差するように第1方向に延びるメモリピラーと、を備える。複数の導電体層は、メモリピラーとの境界で第1方向に並ぶ第1部分及び第2部分を有する第1導電体層を含む。第1部分は、第2部分に対して、第1方向と交差しかつメモリピラーの径が増加する第2方向に後退する。複数の絶縁体層は、第1導電体層の第1部分側の面上に設けられる第1絶縁体層と、第1導電体層の第2部分側の面上に設けられ、第1方向に第1絶縁体層より薄い第2絶縁体層と、を含む。
【選択図】図7

特許請求の範囲【請求項１】
第１方向に互いに離れて並ぶ複数の絶縁体層と、
前記複数の絶縁体層を介して前記第１方向に互いに離れて並ぶ複数の導電体層と、
前記複数の導電体層と交差するように前記第１方向に延びるメモリピラーと、
を備え、
前記複数の導電体層は、前記メモリピラーとの境界で前記第１方向に並ぶ第１部分及び第２部分を有する第１導電体層を含み、
前記第１部分は、前記第２部分に対して、前記第１方向と交差しかつ前記メモリピラーの径が増加する第２方向に後退し、
前記複数の絶縁体層は、
前記第１導電体層の前記第１部分側の面上に設けられる第１絶縁体層と、
前記第１導電体層の前記第２部分側の面上に設けられ、前記第１方向に前記第１絶縁体層より薄い第２絶縁体層と、
を含む、
メモリデバイス。
続きを表示（約 860 文字）【請求項２】
前記第１部分の前記第２部分に対する後退量は、３ナノメートル以上である、
請求項１記載のメモリデバイス。
【請求項３】
前記第１部分の膜厚は、７ナノメートル以上１３ナノメートル以下である、
請求項１記載のメモリデバイス。
【請求項４】
前記第１部分の膜厚及び前記第２部分の膜厚の和に対する前記第１部分の膜厚の割合は、３５％以上５０％以下である、
請求項１記載のメモリデバイス。
【請求項５】
前記第１導電体層は、前記複数の導電体層のうち最下層の導電体層であり、
前記第１部分は、前記第２部分より下方に位置する、
請求項１記載のメモリデバイス。
【請求項６】
前記メモリピラーのうち前記第１導電体層と交差する部分は、選択トランジスタとして機能する、
請求項５記載のメモリデバイス。
【請求項７】
前記第１導電体層は、前記複数の導電体層のうち最上層の導電体層であり、
前記第１部分は、前記第２部分より上方に位置する、
請求項１記載のメモリデバイス。
【請求項８】
前記メモリピラーのうち前記第１導電体層と交差する部分は、選択トランジスタとして機能する、
請求項７記載のメモリデバイス。
【請求項９】
前記メモリピラーは、下部と、前記下部の上方に位置する上部と、前記下部と前記上部との間を結合する結合部と、を含み、
前記結合部の側面は、前記下部及び前記上部の各々の側面の延長と互いにずれている、
請求項１記載のメモリデバイス。
【請求項１０】
前記第１導電体層は、前記複数の導電体層のうちの前記メモリピラーの前記上部と交差する最下層の導電体層であり、
前記第１部分は、前記第２部分より下方に位置する、
請求項９記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１９／０２１４４０５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの信頼性を向上させる。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、第１方向に互いに離れて並ぶ複数の絶縁体層と、上記複数の絶縁体層を介して上記第１方向に互いに離れて並ぶ複数の導電体層と、上記複数の導電体層と交差するように上記第１方向に延びるメモリピラーと、を備える。上記複数の導電体層は、上記メモリピラーとの境界で上記第１方向に並ぶ第１部分及び第２部分を有する第１導電体層を含む。上記第１部分は、上記第２部分に対して、上記第１方向と交差しかつ上記メモリピラーの径が増加する第２方向に後退する。上記複数の絶縁体層は、第１絶縁体層及び第２絶縁体層を含む。上記第１絶縁体層は、上記第１導電体層の上記第１部分側の面上に設けられる。上記第２絶縁体層は、上記第１導電体層の上記第２部分側の面上に設けられ、上記第１方向に上記第１絶縁体層より薄い。
【図面の簡単な説明】
【０００６】
実施形態に係るメモリデバイスを含むメモリシステムの構成を示すブロック図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスのメモリ領域における詳細な平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスのメモリ領域における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。
実施形態に係るメモリデバイスにおけるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
実施形態に係るメモリデバイスのメモリ領域における断面構造の一例を示す、図５の領域ＶＩＩの断面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
変形例に係るメモリデバイスのメモリ領域における断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【０００８】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００９】
１．構成
１．１メモリシステム
図１は、実施形態に係るメモリシステムの構成を説明するためのブロック図である。メモリシステムは、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステムは、例えば、ＳＤ
ＴＭ
カードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
【００１０】
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホストからの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、ホストから書込みを要求されたデータをメモリデバイス３に書き込む。また、メモリコントローラ２は、ホストから読出しを要求されたデータをメモリデバイス３から読み出してホストに送信する。
（【００１１】以降は省略されています）

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