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公開番号2025139822
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024038867
出願日2024-03-13
発明の名称FETの駆動回路、保護装置及び蓄電装置
出願人株式会社GSユアサ
代理人弁理士法人暁合同特許事務所
主分類H03K 17/0812 20060101AFI20250919BHJP(基本電子回路)
要約【課題】FETのスイッチング時間TSを短くして、ASO領域を拡大することにより、FETの部品故障を抑制する。
【解決手段】
FETQ20の駆動回路であって、前記FETQ20のゲートGに駆動電圧を印加するゲート回路160と、前記FETQ20のゲートソース間に接続されたゲートソース抵抗R20と、前記ゲートソース抵抗R20に並列に接続され、少なくとも前記ゲートソース抵抗R20よりも抵抗値の小さい放電回路170と、を備える。前記放電回路170は、前記駆動電圧の遮断に伴い導通して前記FETQ20のゲートソース間の電荷を放電し、電荷放電後、非導通に切り換わる。
【選択図】図4
特許請求の範囲【請求項１】
ＦＥＴの駆動回路であって、
前記ＦＥＴのゲートに駆動電圧を印加するゲート回路と、
前記ＦＥＴのゲートソース間に接続されたゲートソース抵抗と、
前記ゲートソース抵抗に並列に接続され、少なくとも前記ゲートソース抵抗よりも抵抗値の小さい放電回路と、を備え、
前記放電回路は、前記駆動電圧の遮断に伴い導通して前記ＦＥＴのゲートソース間の電荷を放電し、電荷放電後、非導通に切り換わる、駆動回路。
続きを表示（約 300 文字）【請求項２】
請求項１に記載の駆動回路であって、
前記放電回路を導通開始時点から遅延時間経過後に非導通に切り換える遅延回路を備える、駆動回路。
【請求項３】
請求項２に記載の駆動回路であって、
前記遅延時間は、前記ＦＥＴのゲートソース間の電荷の放電時間よりも長い、駆動回路。
【請求項４】
蓄電装置の保護装置であって、
前記蓄電装置の電流を遮断するＦＥＴと、
請求項１から請求項３のいずれか一項に記載の駆動回路と、を備えた、保護装置。
【請求項５】
蓄電素子と、請求項４に記載の保護装置とを備える蓄電装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ＦＥＴの応答性を向上させる技術に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
蓄電装置の保護装置の１つに電流遮断装置がある。電流遮断装置には、リレーやＦＥＴを用いることができる。電流遮断装置に、ＦＥＴを用いた文献として、特許文献１がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１６６４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は、ゲート回路１６０の一例である。ゲート回路１６０は、ＦＥＴＱ２０のゲートＧを駆動する回路であり、図１の例では、スイッチＱ３とダイオードＤから構成されている。スイッチＱ３をＯＮすると、Ｖｇｓが閾値以上の正電圧となり、ＦＥＴＱ２０はＯＮする。Ｒ２０はゲートソース抵抗である。Ｒ２０を数Mオーム程度の高抵抗とすることで、ＯＮ中の消費電流を低減することが出来る。
【０００５】
ＦＥＴＱ２０をＯＮからＯＦＦに切り換えるためには、Ｖｇを遮断すると共に、ゲートソース間の寄生容量Ｃの電荷を放電してＶｇｓを閾値以下の電圧に下げる必要がある。しかし、Ｒ２０を高抵抗とした場合、電荷の放電に時間がかかり、スイッチングに時間を要する。
【０００６】
図２は、ＦＥＴＱ２０のスイッチング時間ＴＳと熱損失Ｗの関係を示している。スイッチング時間ＴＳが長いと、熱損失（スイッチングロス）Ｗが大きくなる。その結果、図３ＡのＡ部に示すようにＡＳＯ領域（安全動作領域：Area of Safety Operation）を逸脱し、ＦＥＴ故障に繋がる可能性がある。ＦＥＴＱ２０の故障を回避するには、ＦＥＴＱ２０の並列数を増やして、１つ当たりのドレイン電流を下げ、ＡＳＯ領域から逸脱しないようにすることが考えられる。
【０００７】
ＦＥＴＱ２０のスイッチング時間ＴＳを短くして、ＡＳＯ領域を拡大することにより、並列数を増やすことなく、ＦＥＴＱ２０の部品故障を抑制することを課題とする。
【課題を解決するための手段】
【０００８】
ＦＥＴの駆動回路は、前記ＦＥＴのゲートに駆動電圧を印加するゲート回路と、前記ＦＥＴのゲートソース間に接続されたゲートソース抵抗と、前記ゲートソース抵抗に並列に接続された放電回路と、を備える。前記放電回路は、前記駆動電圧の遮断に伴い導通して前記ＦＥＴのゲートソース間の電荷を放電し、電荷放電後、非導通に切り換わる。
【発明の効果】
【０００９】
本発明は、ＦＥＴのスイッチング時間を短くしてＡＳＯ領域を拡大することにより、並列数を増やすことなく、ＦＥＴの部品故障を抑制することが出来る。
【図面の簡単な説明】
【００１０】
ＦＥＴのゲート回路
ＦＥＴのスイッチング時間と熱損失の関係を示す図
ＡＳＯ特性を示す図
ＡＳＯ特性を示す図
ＦＥＴの駆動回路
ＦＥＴのスイッチング時間と熱損失の関係を示す図
自動二輪車の側面図
自動二輪車のバッテリ回りのブロック図
バッテリの分解斜視図
バッテリの回路図
バッテリの回路図
バッテリの回路図
監視ＩＣ、遅延回路の出力、各スイッチの動作をまとめた図表
バッテリの回路図
バッテリの回路図
監視ＩＣ、遅延回路の出力、各スイッチの動作をまとめた図表
バッテリの回路図
【発明を実施するための形態】
（【００１１】以降は省略されています）

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