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公開番号2025125522
公報種別公開特許公報(A)
公開日2025-08-27
出願番号2025016133
出願日2025-02-03
発明の名称積層セラミックコンデンサ及び回路基板
出願人太陽誘電株式会社
代理人弁理士法人片山特許事務所
主分類H01G 4/30 20060101AFI20250820BHJP(基本的電気素子)
要約【課題】回路基板に実装する際に、素子間隔を狭めることができる積層セラミックコンデンサ及び搭載する素子同士の実装間隔の狭い回路基板を提供する。
【解決手段】積層セラミックコンデンサ100は、セラミック層21と金属を主成分とする内部電極22が交互に積層された積層体20と、積層体20の表面を覆う保護部30及び積層体20の積層方向にセラミック層を貫通して配置され、少なくとも一端が保護部30の表面にまで達し、内部電極22に電気的に接続された複数のビア導体23を有する直方体状の素体10と、素体表面を形成する各面のうち、回路基板実装時に該回路基板に対向する面である実装面11に配置され、ビア導体23と電気的に接続された複数の端子電極40と、を備え、端子電極40はいずれも実装面11の外縁から10μm以上の間隔を空けて配置されている。
【選択図】図2
特許請求の範囲【請求項１】
セラミック層と金属を主成分とする内部電極とが交互に積層された積層体、
前記積層体の表面を覆う保護部、及び
前記積層体の積層方向に前記セラミック層を貫通して配置され、少なくとも一端が前記保護部の表面にまで達し、前記内部電極に電気的に接続された複数のビア導体
を有する直方体状の素体、並びに
前記素体の表面を形成する各面のうち、回路基板実装時に該回路基板に対向する面である実装面に配置された複数の端子電極
を備え、
前記複数の端子電極はいずれも、前記ビア導体に電気的に接続され、前記実装面の外縁から１０μｍ以上の間隔を空けて配置されている
積層セラミックコンデンサ。
続きを表示（約 810 文字）【請求項２】
前記外縁は、前記実装面について垂直方向から取得した光学顕微鏡像又は走査型電子顕微鏡（ＳＥＭ）像に現れる輪郭を、長方形に近似して決定される、請求項１に記載の積層セラミックコンデンサ。
【請求項３】
前記複数の端子電極は、素体に接する下地導体と、該下地導体の表面に形成されためっき導体とを有し、前記下地導体は、前記実装面の外縁から１５μｍ以上の間隔を空けて配置されている、請求項１に記載の積層セラミックコンデンサ。
【請求項４】
前記実装面に直交する方向の寸法である高さが、１００μｍ以下である、請求項１に記載の積層セラミックコンデンサ。
【請求項５】
前記複数の端子電極同士の間隔が、４００μｍ以下である、請求項４に記載の積層セラミックコンデンサ。
【請求項６】
前記複数の端子電極の数が４以上であり、該各端子電極は、前記実装面内で最近接する他の端子電極と極性が異なる、請求項１に記載の積層セラミックコンデンサ。
【請求項７】
前記内部電極の少なくとも一部に対して、前記ビア導体のうち２以上が電気的に接続された、請求項１に記載の積層セラミックコンデンサ。
【請求項８】
前記端子電極の少なくとも１つが、前記ビア導体のうち２以上に電気的に接続された、請求項７に記載の積層セラミックコンデンサ。
【請求項９】
請求項１から８のいずれか１項に記載の積層セラミックコンデンサが搭載され、前記複数の端子電極と電気的に接続されたランド全体が、平面視で前記積層セラミックコンデンサに覆われている、回路基板。
【請求項１０】
請求項１から８のいずれか１項に記載の積層セラミックコンデンサが複数搭載され、隣接して配置される前記積層セラミックコンデンサ同士の間隔が５０μｍ以下である、回路基板。

発明の詳細な説明【技術分野】
【０００１】
本発明は、積層セラミックコンデンサ及び回路基板に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
近年、スマートフォンなどの電子機器の高機能化に伴い、使用される半導体も高性能化している。高性能な半導体であるほどノイズの影響を受けやすいため、このノイズを除去するために、デカップリングコンデンサとして積層セラミックコンデンサ（ＭＬＣＣ）が用いられている。
【０００３】
デカップリングコンデンサ用の積層セラミックコンデンサでは、等価直列インダクタンス（ＥＳＬ）を小さくするために、主面に配置した外部電極と複数の内部電極とを電気的に接続する導体を、各極性につき複数設けると共に、流れる電流により生じる磁界が互いに相殺するように配置することが知られている（特許文献１、２）。
【０００４】
また、積層セラミックコンデンサにおいて、回路基板に実装する際に該回路基板に接する実装面にのみ外部電極を配置することで、積層セラミックコンデンサと回路基板とを接続する半田の広がり面積を抑制し、音響ノイズを低減することも知られている（特許文献３）。
【先行技術文献】
【特許文献】
【０００５】
特開平７－２０１６５１号公報
特開２００６－１３５３３３号公報
米国特許第１０６１７００８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
積層セラミックコンデンサによるノイズ除去の効果は、半導体に近い場所に配置されるほど大きくなるとされているため、最近では、半導体が搭載された回路基板の裏側に、素子高さの低い、低背型の積層セラミックコンデンサ（低背型ＭＬＣＣ）が搭載されることがある。この低背型ＭＬＣＣの素子高さは、半導体が搭載された回路基板と、当該回路基板が搭載されるマザーボードとの間隔よりも小さいことが必須であり、当該間隔が１００μｍ以下となる場合にも対応可能なものが求められている。
【０００７】
前述したノイズ除去のための積層セラミックコンデンサは、ノイズの除去効果を高めるために、複数使用されることが多い。半導体が搭載された回路基板の裏側に複数の低背型ＭＬＣＣを搭載する場合、当該回路基板とマザーボードとを接続するボールグリッドアレイ（ＢＧＡ）の隙間を縫って配置する必要があるため、低背型ＭＬＣＣ同士の間隔が、極端に狭くなることがある。
【０００８】
従来の積層セラミックコンデンサ１００’では、図４に示すように、端子電極４０（４０ａ、４０ｂ）が、実装面１１の外縁に接するように配置されている。積層セラミックコンデンサ１００’を実装する回路基板のランドは、端子電極４０（４０ａ、４０ｂ）よりも大きく形成されるため、特許文献３のＦＩＧ．１１に示されるように、平面視で素子からはみ出す配置となる。このため、複数の素子を近接して実装する場合でも、実装間隔を狭めるには限界があった。また、半田ペーストを用いて回路基板に実装する際に、積層セラミックコンデンサの実装面に直交する各面を半田が濡れ上がってフィレットを形成することも、素子同士の実装間隔を狭めることを阻害していた。
【０００９】
本発明は、上記問題を解決するためになされたものであり、回路基板に実装する際に、素子間隔を狭めることができる積層セラミックコンデンサ、及び搭載する素子同士の実装間隔の狭い回路基板を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明者は、前述の問題を解決するために種々の検討を行なったところ、積層セラミックコンデンサの複数の外部電極を、表面を形成する各面のうち最大の面積を有する実装面に、該実装面の外縁に対して所定の間隔を空けて配置することで、上記目的が達成できることを見出し、本発明を完成するに至った。
（【００１１】以降は省略されています）

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