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公開番号2025103439
公報種別公開特許公報(A)
公開日2025-07-09
出願番号2023220836
出願日2023-12-27
発明の名称演算処理回路
出願人日本電波工業株式会社
代理人弁理士法人創光国際特許事務所
主分類H03H 17/06 20060101AFI20250702BHJP(基本電子回路)
要約【課題】デジタルフィルタの消費電力を低減する。
【解決手段】複数の演算コア101～104が一列に配置された第1コア列と、複数の演算コア111～114が一列に配置された第2コア列と、クロック信号を制御するための第1イネーブル信号及び第2イネーブル信号を生成するイネーブル制御部20と、第1イネーブル信号が入力されている間、複数の演算コア111～114にクロック信号を供給する第1半導体スイッチ141と、第2イネーブル信号が入力されている間、複数の演算コア111～114にクロック信号を供給する第2半導体スイッチ142と、を備える。
【選択図】図2

特許請求の範囲【請求項１】
複数の演算コアが一列に配置された第１コア列と、
前記第１コア列とは異なる複数の演算コアが一列に配置された第２コア列と、
クロック信号を制御するための第１イネーブル信号及び第２イネーブル信号を生成するイネーブル制御部と、
前記第１コア列に配置された前記複数の演算コアにクロック信号を供給するか否かを切り替えるための第１半導体スイッチであって、前記第１イネーブル信号が入力されている間、当該複数の演算コアに前記クロック信号を供給する第１半導体スイッチと、
前記第２コア列に配置された前記複数の演算コアに前記クロック信号を供給するか否かを切り替えるための第２半導体スイッチであって、前記第２イネーブル信号が入力されている間、当該複数の演算コアに前記クロック信号を供給する第２半導体スイッチと、
を備える演算処理回路。
続きを表示（約 270 文字）【請求項２】
前記第１半導体スイッチは、前記第１イネーブル信号と前記クロック信号との論理積を前記第１コア列に配置された前記複数の演算コアへ入力し、
前記第２半導体スイッチは、前記第２イネーブル信号と前記クロック信号との論理積を前記第２コア列に配置された前記複数の演算コアへ入力する、
請求項１に記載の演算処理回路。
【請求項３】
前記第１コア列及び前記第２コア列を有限インパルス応答フィルタとして動作させるための制御情報を生成するフィルタ制御部をさらに備える、
請求項１又は２に記載の演算処理回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、クロック信号に同期して動作する演算処理回路に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
デジタルフィルタにおいて複数の演算コアを相互に接続して所定の動作制御を行うようにすることにより、各種のフィルタ処理を実行することが提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開２００７－１６６５３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載のデジタルフィルタでは、動作していない演算コアにもクロック信号が供給されることに起因して消費電力が増大するという問題があった。
【０００５】
本発明は、上記の問題に鑑みてなされたものであり、デジタルフィルタの消費電力を低減することができる演算処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様の演算処理回路は、複数の演算コアが一列に配置された第１コア列と、前記第１コア列とは異なる複数の演算コアが一列に配置された第２コア列と、クロック信号を制御するための第１イネーブル信号及び第２イネーブル信号を生成するイネーブル制御部と、前記第１コア列に配置された前記複数の演算コアにクロック信号を供給するか否かを切り替えるための第１半導体スイッチであって、前記第１イネーブル信号が入力されている間、当該複数の演算コアに前記クロック信号を供給する第１半導体スイッチと、前記第２コア列に配置された前記複数の演算コアに前記クロック信号を供給するか否かを切り替えるための第２半導体スイッチであって、前記第２イネーブル信号が入力されている間、当該複数の演算コアに前記クロック信号を供給する第２半導体スイッチと、を備える。
【０００７】
前記第１半導体スイッチは、前記第１イネーブル信号と前記クロック信号との論理積を前記第１コア列に配置された前記複数の演算コアへ入力し、前記第２半導体スイッチは、前記第２イネーブル信号と前記クロック信号との論理積を前記第２コア列に配置された前記複数の演算コアへ入力してもよい。前記演算処理回路は、前記第１コア列及び前記第２コア列を有限インパルス応答フィルタとして動作させるための制御情報を生成するフィルタ制御部をさらに備えてもよい。
【発明の効果】
【０００８】
本発明によれば、デジタルフィルタの消費電力を低減するという効果を奏する。
【図面の簡単な説明】
【０００９】
本実施形態の演算処理回路の構成を示す。
本実施形態の演算処理回路の構成を示す。
【発明を実施するための形態】
【００１０】
図１及び図２は、本実施形態の演算処理回路１００の構成を示す。図１は、演算処理回路１００の概要を示す。演算処理回路１００は、例えば、プロセッサとデジタル回路により構成されている。演算処理回路１００は、有限インパルス応答（Finite Impulse Response、ＦＩＲ）フィルタ等のデジタルフィルタとして動作する。演算処理回路１００は、フィルタ群１０、イネーブル制御部２０及びフィルタ制御部３０を備える。
（【００１１】以降は省略されています）

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