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公開番号2025083348
公報種別公開特許公報(A)
公開日2025-05-30
出願番号2025020062,2022578925
出願日2025-02-10,2020-09-02
発明の名称エクスタッキングアーキテクチャ用の電極出力構造
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/50 20230101AFI20250523BHJP()
要約【課題】半導体デバイスを製作する方法を提供する。
【解決手段】本方法は、第1のダイと第2のダイとを向かい合わせに接合するステップを含むことができ、第1のダイが、基板、基板と半導体層との間に絶縁層を備える半導体層にわたって、第1のダイの表面側に形成されるトランジスタ、および絶縁層を通して延在する第1のダイの表面側の第1のコンタクト構造を含む。本方法はまた、第1のダイの裏面側から第1のコンタクト構造を露出させるステップと、第1のダイの裏面側から半導体層を露出させるように、絶縁層においてコンタクトホールを形成するステップと、第1のダイの裏面側にて第1のコンタクト構造に接続される第1の電極出力構造およびコンタクトホール上で導電的に半導体層に接続される第2の電極出力構造を形成するステップとを含むことができる。
【選択図】図1
特許請求の範囲【請求項１】
半導体デバイスを製作する方法であって、
第１のダイと第２のダイとを向かい合わせに接合するステップであって、前記第１のダイが、第１の基板と、前記第１の基板の表面側の絶縁層と、前記絶縁層の第１の部分を通して延在する前記第１のダイの表面側の第１のコンタクト構造と、前記絶縁層の第２の部分の表面側の半導体層とを含む、ステップと、
前記第１のダイの裏面側から前記第１の基板を取り除くことによって、前記第１のダイの前記裏面側から前記第１のコンタクト構造を露出させるステップと、
前記第１のダイの前記裏面側から、前記絶縁層の前記第２の部分においてコンタクトホールを形成するステップであって、前記コンタクトホールが前記半導体層を露出させる、ステップと、
前記第１のダイの前記裏面側に、導電的に前記第１のコンタクト構造に接続される第１の電極出力構造と、前記コンタクトホールで導電的に前記半導体層に接続される第２の電極出力構造とを形成するステップと
を含む、半導体デバイスを製作する方法。
続きを表示（約 1,200 文字）【請求項２】
前記第１の電極出力構造と前記第２の電極出力構造とを形成するステップが、
前記第１のダイの前記裏面側から、前記第１のコンタクト構造および前記半導体層にわたって第１の導電層を形成するステップであって、前記第１の導電層が前記コンタクトホールを充填する、ステップと、
前記第１のダイの前記裏面側から、前記導電層をパターン形成して、導電的に前記第１のコンタクト構造に接続される前記第１の電極出力構造と、導電的に前記半導体層に接続される前記第２の電極出力構造とを形成するステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記第１の電極出力構造と前記第２の電極出力構造とを形成するステップが、
前記絶縁層の裏面側に第２の導電層を形成するステップであって、前記第２の導電層が、前記第１の導電層と前記第１のコンタクト構造とをつなぎ合わせ、前記第１の導電層と前記半導体層とをつなぎ合わせる、ステップと、
前記第１の導電層と同じフォトマスクを使用して前記第２の導電層をパターン形成するステップと
をさらに含む、請求項２に記載の方法。
【請求項４】
前記第１の導電層が、第１の金属材料で作られ、
前記第２の導電層が、第２の金属材料で作られる、請求項３に記載の方法。
【請求項５】
前記第１の導電層が少なくともアルミニウムを含み、
前記第２の導電層が少なくともチタンを含む、請求項４に記載の方法。
【請求項６】
前記第１のダイの前記裏面側から、前記第１のコンタクト構造を露出させるステップが、
前記第１の基板を取り除いた後、エッチング停止層を取り除くステップであって、前記エッチング停止層が前記第１の基板と前記絶縁層との間に挟まれた、ステップと
をさらに含む、請求項１に記載の方法。
【請求項７】
前記第１のダイが、前記半導体層の表面側に形成されたメモリセルをさらに含み、
前記第２のダイが、第２の基板の表面側に前記メモリセルのための周辺回路を含む、
請求項１に記載の方法。
【請求項８】
前記第１のダイと前記第２のダイとを向かい合わせに接合するステップが、
前記第１のダイにおける前記第１のコンタクト構造に接続された第１の接合構造を、前記第２のダイにおける前記周辺回路内の入力回路／出力回路に接続された第２の接合構造に接合するステップをさらに含む、請求項７に記載の方法。
【請求項９】
前記第２の電極出力構造が、アレイコモンソースを前記メモリセルに与えるように構成される、請求項７に記載の方法。
【請求項１０】
前記第２のダイが、前記第２のダイの表面側に配置されたメモリセルを含み、
前記第１のダイが、前記メモリセルのための周辺回路をさらに含む、請求項１に記載の方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本出願によって、一般に半導体メモリデバイスに関する実施形態が説明される。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
より小さいメモリセルを必要とすることなく、より高いデータ記録密度を達成するために、３次元（３Ｄ）ＮＡＮＤフラッシュメモリ技術が開発されてきた。３ＤＮＡＮＤメモリは通常、垂直メモリセル列を形成するアレイトランジスタ（ａｒｒａｙｔｒａｎｓｉｓｔｏｒｓ）および周辺回路を形成する周辺トランジスタを含む。従来の３ＤＮＡＮＤデバイスにおいて、アレイトランジスタおよび周辺トランジスタは、同じ基板上で加工される。しかし、エクスタッキング（Ｘｔａｃｋｉｎｇ）アーキテクチャにおいては、アレイトランジスタを含むアレイ基板と周辺トランジスタを含む周辺基板が、トランジスタが２つの基板間に挟まれた状態で、接合界面を介して向かい合わせに積み重ねられる。したがって、エクスタッキングアーキテクチャによって、より高い記録密度、より簡単な工程フロー、およびより短いサイクル時間が達成され得る。
【０００３】
エクスタッキングアーキテクチャはまた、アレイ基板または周辺基板のどちらかの裏面側に電極出力（パッドアウト）構造を含むことができる。したがって、外部回路は、電極出力構造を介して２つの基板の間に挟まれたトランジスタに制御信号を与えることができる。電極出力構造は、シリコン貫通コンタクト（ＴＳＣ）構成において製造することができる。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示の態様によって、エクスタッキングアーキテクチャによる半導体デバイス向けの電極出力構造およびその電極出力構造を形成する方法が提供される。
【０００５】
第１の態様によって、電極出力構造を備える、エクスタッキングアーキテクチャによる半導体デバイスが開示される。半導体デバイスは、向かい合わせに接合された第１のダイと第２のダイとを含むことができる。第１のダイは、第１のダイの裏面側の絶縁層と、第１のダイの表面側から絶縁層の第１の部分を通して延在する第１のコンタクト構造と、絶縁層の第２の部分の表面側の半導体層と、半導体層の表面側に形成された第１のトランジスタとを含むことができる。
【０００６】
実施形態によっては、第１のトランジスタは、第１のダイの表面側の半導体層にわたって形成されたメモリセルを含むことができる。メモリセルは、ワード線層と絶縁層との交互積層体、および、その積層体を通して延在する複数のチャネル構造を含むことができる。実施形態によっては、第１のダイはさらに、積層体の階段領域において形成された複数のコンタクト構造を含むことができ、その複数のコンタクト構造はワード線層に結合されている。階段領域は、積層体の境界上または中間にあってもよい。さらに、チャネル構造は、１つまたは複数の絶縁層によって囲まれたチャネル層を含むことができる。
【０００７】
実施形態によっては、第２のダイは、基板、およびその基板の表面側に形成されたメモリセル用の周辺回路を含むことができる。
【０００８】
半導体デバイスはまた、第１のダイの裏面側に配置された第１の電極出力構造を含むことができ、その第１の電極出力構造は、第１のコンタクト構造に電気的に結合される。半導体デバイスはさらに、第１のダイの裏面側に配置された第２の電極出力構造を含むことができ、この第２の電極出力構造は、コンタクトホールを介して半導体層に電気的に結合され、第２の電極出力構造は、コンタクトホールを充填する。
【０００９】
第１の電極出力構造は、第１の導電層の第１の部分を含むことができ、第２の電極出力構造は、第１の導電層の第２の部分を含むことができる。第１の導電層の第１の部分は、第１の導電層の第２の部分から間隔をおいて配置することができる。第１の導電層は、第１の金属材料で作ることができる。実施形態によっては、第１の電極出力構造はさらに、第１のコンタクト構造と第１のパッド層との間に配置された第２の導電層の第１の部分を含むことができる。第２の電極出力構造はさらに、半導体層と第２のパッド層との間に配置された第２の導電層の第２の部分を含むことができる。第２の導電層の第１の部分は、第２の導電層の第２部分から間隔をおいて配置することができる。第２の導電層は、第２の金属材料で作ることができる。例においては、第１の金属材料はアルミニウムで作られ、第２の金属材料はチタンで作られる。
【００１０】
実施形態によっては、第１の電極出力構造は、第１のコンタクト構造、第１のダイと第２のダイとの間の接合界面、および第２のダイにおける対応する第２のコンタクト構造を介して、周辺回路の入力回路／出力回路に結合することができる。周辺回路は、第１のダイにおける対応する第３のコンタクト構造、接合界面、および第２のダイにおける対応する第４のコンタクト構造を介して、メモリセルに結合することができる。第２の電極出力構造は、メモリセルにアレイコモンソースを与えるように構成することができる。
（【００１１】以降は省略されています）

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