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公開番号2025078881
公報種別公開特許公報(A)
公開日2025-05-20
出願番号2025039327,2021000963
出願日2025-03-12,2021-01-06
発明の名称半導体装置
出願人富士電機株式会社
代理人弁理士法人酒井総合特許事務所
主分類H10D 84/80 20250101AFI20250513BHJP()
要約【課題】順方向電圧の劣化やターンオン時の損失を減少できる半導体装置を提供することを目的とする。
【解決手段】縦型MOSFETは、第1導電型の半導体基板2と、第1導電型の第1半導体層1と、第2導電型の第2半導体層16と、第1導電型の第1半導体領域17と、第1トレンチ31および第2トレンチ32と、第1トレンチ31の内部にゲート絶縁膜19を介して設けられたゲート電極20と、第2トレンチ32の内部に設けられたショットキー電極29と、を備える。第1トレンチ31は、平面視でストライプ状に設けられ、第2トレンチ32は、第1トレンチ31を取り囲んでいる。
【選択図】図1
特許請求の範囲【請求項１】
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層の内部に選択的に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する第１トレンチおよび第２トレンチと、
前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２トレンチの内部に設けられたショットキー電極と、
を備え、
前記第１トレンチは、平面視でストライプ状に設けられ、
前記第２トレンチは、平面視で前記第１トレンチと平行なストライプ状の部分と、前記ストライプ状の部分を接続し、前記第１トレンチのそれぞれの端を取り囲んでいる外周の部分と、を有し、
前記第２トレンチは、それぞれの前記第１トレンチを取り囲んでおり、
前記第１トレンチ下と前記第２トレンチ下にそれぞれ第２導電型領域を備え、
前記第１トレンチを取り囲んでいる前記第２トレンチは、該第２トレンチの両側面のそれぞれにショットキー接合を有することを特徴とする半導体装置。
続きを表示（約 550 文字）【請求項２】
オン状態のときに電流が流れる活性領域の周囲を囲んで耐圧を保持するエッジ領域に、耐圧を向上させるための接合終端構造を備え、
前記第１トレンチの端と、前記第２トレンチの前記外周の部分との距離は、前記第１トレンチと前記第２トレンチとの間の間隔以上であり、かつ、前記第１トレンチの端は、前記接合終端構造より前記活性領域側に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２トレンチは、ポリシリコンとのヘテロ接合で構成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２トレンチの一部は、前記ゲート電極とゲートランナーとを接続するゲートコンタクト領域と深さ方向に対向する位置に設けられていることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
【請求項５】
前記第１トレンチと前記第２トレンチは同じ深さであることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
【請求項６】
前記第１トレンチ下と前記第２トレンチ下のそれぞれの前記第２導電型領域は同じ深さであることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
この発明は、半導体装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面において有利である。
【０００３】
縦型ＭＯＳＦＥＴは、ソース・ドレイン間にボディダイオードとしてｐ型ベース層とｎ型ドリフト層とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：ＦｒｅｅＷｈｅｅｌｉｎｇＤｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。しかしながら、半導体基板として炭化珪素基板を用いる場合、シリコン（Ｓｉ）基板を用いた場合に比べて寄生ｐｎダイオードが高いビルトインポテンシャルを持つため、寄生ｐｎダイオードのオン抵抗が高くなり損失増大を招く。また、寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し、順方向劣化やターンオン損失の増加が生じる。
【０００４】
この問題について、回路上にショットキーバリアダイオード（ＳＢＤ：ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）をＭＯＳＦＥＴと並列に接続し、還流時にはＳＢＤに電流が流れ、寄生ｐｎダイオードに電流が流れないようにすることができる。しかしながら、ＳＢＤのチップがＭＯＳＦＥＴと同数程度必要になるためコスト増になる。
【０００５】
このため、基板表面にｐ型のチャネル部を貫通するコンタクトトレンチを形成し、トレンチ内壁にＳＢＤを内包させ、還流時の電流をＰｉＮダイオードではなく内蔵ＳＢＤに流す技術が提案されている（例えば、下記特許文献１参照）。
【０００６】
図２４は、従来のＳＢＤ内蔵の炭化珪素半導体装置の構造を示す上面図である。図２５は、従来のＳＢＤ内蔵の炭化珪素半導体装置の構造を示す図２４のＣ－Ｃ’部分の断面図である。図２４に示すように、ＳＢＤ内蔵の炭化珪素半導体装置１５０は、素子構造が形成されオン状態のときに電流が流れる活性領域１４０と、活性領域１４０の周囲を囲んで耐圧を保持するエッジ領域１４２と、活性領域１４０とエッジ領域１４２との間のツナギ領域１４１と、を備える。活性領域１４０は図２４において破線で囲まれた領域である。
【０００７】
また、図２５に示すように、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）のおもて面（後述するｐ型ベース層１１６側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素基体（半導体チップ）は、炭化珪素からなるｎ
+
型炭化珪素基板（以下、ｎ
+
型炭化珪素基板とする）１０２上にｎ
-
型ドリフト層１０１、電流拡散領域であるｎ型領域１１５およびｐ型ベース層１１６となる各炭化珪素層を順にエピタキシャル成長させてなる。
【０００８】
ｎ
+
型炭化珪素基板１０２上にｎ
-
型ドリフト層１０１となるｎ
-
型層をエピタキシャル成長させて、ｎ
+
型炭化珪素基板１０２のおもて面（ｎ
-
型ドリフト層１０１側の面）側に、ｐ型ベース層１１６、ｎ
+
型ソース領域１１７、トレンチゲート１３１、ゲート絶縁膜１１９およびゲート電極１２０からなるＭＯＳゲート構造が設けられている。また、符号１１８、１２１および１２２は、それぞれｐ
++
型コンタクト領域、層間絶縁膜およびソース電極である。
【０００９】
ｎ型領域１１５には、トレンチゲート１３１の底面全体を覆うように第１ｐ
+
型領域１０３が選択的に設けられている。また、ｎ型領域１１５には、トレンチＳＢＤ１３２の底面全体を覆うように第１ｐ
+
型領域１０３が選択的に設けられている。第１ｐ
+
型領域１０３は、ｎ
-
型ドリフト層１０１に達しない深さで設けられている。また、エッジ領域１４２では、第１ｐ
+
型領域１０３の全面上に第２ｐ
+
型領域１０４が設けられている。
【００１０】
また、トレンチＳＢＤ１３２は、内壁がソース電極１２２と接続するショットキーメタル１２９で覆われ、内壁に露出する半導体領域と当該ショットキーメタル１２９とのショットキーを形成したトレンチである。このように、図２４では、ソース・ドレイン間に寄生ｐｎダイオードと並列に寄生ショットキーダイオード（内蔵ＳＢＤ）を設けている。
（【００１１】以降は省略されています）

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