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公開番号2025027658
公報種別公開特許公報(A)
公開日2025-02-28
出願番号2023132642
出願日2023-08-16
発明の名称論理回路
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人明成国際特許事務所
主分類H03K 19/17764 20200101AFI20250220BHJP(基本電子回路)
要約【課題】論理回路において、エラーが発生することを抑制するとともに、論理演算のためのリソースが圧迫されることを抑制する。
【解決手段】論理回路100、100Aであって、複数の論理素子30と、複数のコンフィグデータCF0、CF1、CF2、CF3を格納する記憶装置10,11、12、13と、回路再構成部23と、比較回路32と、を備え、各コンフィグデータに基づき第1演算回路および第2演算回路を構成する複数の第1論理素子および複数の第2論理素子は、他のコンフィグデータに基づき第1演算回路および第2演算回路を構成する複数の第1論理素子および複数の第2論理素子と比較して、一部が互いに異なり、かつ、一部が互いに共通し、回路再構成部は、エラーが発生していることを通知された場合、選択したコンフィグデータとは異なる他のコンフィグデータを選択して、第1演算回路と第2演算回路とのうち少なくとも一方の再構成を実行する。
【選択図】図1
特許請求の範囲【請求項１】
論理回路（１００、１００Ａ）であって、
複数の論理素子（３０）と、
予め定められた機能を実現するように前記複数の論理素子の少なくとも一部の接続関係を規定する複数のコンフィグデータ（ＣＦ０、ＣＦ１、ＣＦ２、ＣＦ３）を格納する記憶装置（１０，１１、１２、１３）と、
前記複数のコンフィグデータのうちのいずれかひとつを選択して、前記機能を実現する回路を構成する回路再構成部（２３）と、
前記回路再構成部により選択された前記コンフィグデータに基づき、複数の第１論理素子により構成され、前記機能を実現する論理演算を実行する第１演算回路（３１１）と、
前記回路再構成部により選択された前記コンフィグデータに基づき、前記複数の第１論理素子とは異なる複数の第２論理素子により構成され、前記論理演算を実行する第２演算回路（３１２）と、
前記第１演算回路における前記論理演算の結果である第１演算結果と、前記第２演算回路における前記論理演算の結果である第２演算結果と、を互いに比較し、前記第１演算結果と前記第２演算結果とが互いに一致しない場合に、前記第１演算回路と前記第２演算回路との少なくともいずれか一方にエラーが発生していることを通知する比較回路（３２）と、
を備え、
各前記コンフィグデータに基づき前記第１演算回路および前記第２演算回路を構成する前記複数の第１論理素子および前記複数の第２論理素子は、他の前記コンフィグデータに基づき前記第１演算回路および前記第２演算回路を構成する前記複数の第１論理素子および前記複数の第２論理素子と比較して、一部が互いに異なり、かつ、一部が互いに共通し、
前記回路再構成部は、前記比較回路により前記エラーが発生していることを通知された場合、選択した前記コンフィグデータとは異なる他の前記コンフィグデータを選択して、前記第１演算回路と前記第２演算回路とのうち少なくとも一方の再構成を実行する、
論理回路。
続きを表示（約 700 文字）【請求項２】
請求項１に記載の論理回路であって、
前記複数の論理素子のうち、ハードエラーが発生している前記論理素子を検出するテスト回路（３３）をさらに備え、
前記回路再構成部は、前記複数のコンフィグデータのうち、前記テスト回路によりハードエラーが発生していることを検出された前記論理素子を使用しない前記接続関係を規定するコンフィグデータを選択して前記再構成を実行する、
論理回路。
【請求項３】
請求項１に記載の論理回路であって、
前記比較回路は、前記回路再構成部により前記再構成がなされた結果、前記第１演算結果と前記第２演算結果とが互いに一致した場合、前記再構成の前に用いられた前記コンフィグデータに基づき前記第１演算回路および前記第２演算回路を構成する前記複数の第１論理素子および前記複数の第２論理素子のうち、前記再構成の後に用いられた前記コンフィグデータに基づき前記第１演算回路および前記第２演算回路を構成する前記複数の第１論理素子および前記複数の第２論理素子として使用されていない前記論理素子において前記エラーが発生していることを検出する、
論理回路。
【請求項４】
請求項３に記載の論理回路であって、
前記比較回路によりハードエラーが発生していることを検出された前記論理素子を示すエラー情報を記憶するエラー箇所レジスタをさらに備え、
前記回路再構成部は、前記エラー情報が示す前記論理素子を使用しない前記接続関係を規定するコンフィグデータを選択して前記再構成を実行する、
論理回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、論理回路に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
複数の論理素子の接続関係を規定することによって種々の論理回路を構成し、論理演算を実行可能であるＦＰＧＡ（Field Programmable Gate Array）が知られている。特許文献１では、ＦＰＧＡにおいてハードエラーが発生した場合に、予め用意された予備回路に切り替えて論理演算を実行することによりエラー状態から復旧する論理回路が開示されている。また、特許文献２では、ＦＰＧＡにおいてエラーが発生した場合に、ＦＰＧＡにおいて論理演算が実行されていない領域を使用して論理演算を実行することによりエラー状態から復旧する論理回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－１１９３５９号公報
特開２０１６－９３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１および特許文献２に記載の論理回路では、エラー発生時に予備回路を構成するために、平常時に使用される演算回路とは異なる領域を用意しておく必要があり、ＦＰＧＡにおける論理演算のためのリソースが圧迫されるという問題がある。
【課題を解決するための手段】
【０００５】
本開示は、以下の形態として実現することが可能である。
【０００６】
本開示の一形態によれば、論理回路（１００）が提供される。この論理回路は、複数の論理素子（３０）と、予め定められた機能を実現するように前記複数の論理素子の少なくとも一部の接続関係を規定する複数のコンフィグデータ（ＣＦ０、ＣＦ１、ＣＦ２、ＣＦ３）を格納する記憶装置（１０，１１、１２、１３）と、前記複数のコンフィグデータのうちのいずれかひとつを選択して、前記機能を実現する回路を構成する回路再構成部（２３）と、前記回路再構成部により選択された前記コンフィグデータに基づき、複数の第１論理素子により構成され、前記機能を実現する論理演算を実行する第１演算回路（３１１）と、前記回路再構成部により選択された前記コンフィグデータに基づき、前記複数の第１論理素子とは異なる複数の第２論理素子により構成され、前記論理演算を実行する第２演算回路（３１２）と、前記第１演算回路における前記論理演算の結果である第１演算結果と、前記第２演算回路における前記論理演算の結果である第２演算結果と、を互いに比較し、前記第１演算結果と前記第２演算結果とが互いに一致しない場合に、前記第１演算回路と前記第２演算回路との少なくともいずれか一方にエラーが発生していることを通知する比較回路（３２）と、を備え、各前記コンフィグデータに基づき前記第１演算回路および前記第２演算回路を構成する前記複数の第１論理素子および前記複数の第２論理素子は、他の前記コンフィグデータに基づき前記第１演算回路および前記第２演算回路を構成する前記複数の第１論理素子および前記複数の第２論理素子と比較して、一部が互いに異なり、かつ、一部が互いに共通し、前記回路再構成部は、前記比較回路により前記エラーが発生していることを通知された場合、選択した前記コンフィグデータとは異なる他の前記コンフィグデータを選択して、前記第１演算回路と前記第２演算回路とのうち少なくとも一方の再構成を実行する。
【０００７】
この形態の論理回路によれば、予め定められた機能を実現するように複数の論理素子の少なくとも一部の接続関係を規定する複数のコンフィグデータを格納する記憶装置を備え、各コンフィグデータに基づき第１演算回路および第２演算回路を構成する複数の第１論理素子および複数の第２論理素子は、他のコンフィグデータに基づき第１演算回路および第２演算回路を構成する複数の第１論理素子および複数の第２論理素子と比較して一部が互いに異なる。そのため、比較回路によりエラーが発生していることを通知された場合に、他のコンフィグデータを選択して第１演算回路と第２演算回路とのうち少なくとも一方の再構成を実行することにより、複数の論理素子のうち一部が異なる論理素子を使用して同一の機能を実現でき、再構成後にエラーが発生することを抑制できる。また、各コンフィグデータに基づき第１演算回路および第２演算回路を構成する複数の第１論理素子および複数の第２論理素子は、他のコンフィグデータに基づき第１演算回路および第２演算回路を構成する複数の第１論理素子および複数の第２論理素子と比較して一部が互いに共通する。そのため、エラー発生時に予備回路を構成するために、平常時に使用される演算回路とは異なる領域を用意しておく構成と比較して、予め定められた機能を実現する論理演算のためのリソースが圧迫されることを抑制できる。
【図面の簡単な説明】
【０００８】
第１実施形態の論理回路の概略構成を示すブロック図である。
第１実施形態の論理回路において実行される処理の手順を示すフローチャートである。
第１実施形態のエラー箇所検出処理の手順を示すフローチャートである。
第２実施形態の論理回路の概略構成を示すブロック図である。
第２実施形態のエラー箇所検出処理の手順を示すフローチャートである。
【発明を実施するための形態】
【０００９】
Ａ．第１実施形態：
Ａ－１．回路構成：
図１に示すように、本実施形態の論理回路１００は、ＲＯＭ１０、ＲＯＭ１１、ＲＯＭ１２、ＲＯＭ１３と、制御回路２０と、ＦＰＧＡ（Field Programmable Gate Array）３０とを備える。
【００１０】
ＲＯＭ１０～ＲＯＭ１３は、コンフィグデータをそれぞれ格納する。「コンフィグデータ」は、ＦＰＧＡ３０において予め定められた機能を実現するように、ＦＰＧＡ３０を構成する論理素子の接続関係を規定する情報を意味する。本実施形態では、ＲＯＭ１０はコンフィグデータＣＦ０を格納し、ＲＯＭ１１はコンフィグデータＣＦ１を格納し、ＲＯＭ１２はコンフィグデータＣＦ２を格納し、ＲＯＭ１３はコンフィグデータＣＦ３を格納する。図１において、コンフィグデータＣＦ０～ＣＦ３に付されたハッチングは、後述する演算回路の使用領域を模式的に示している。コンフィグデータＣＦ０～ＣＦ３は、互いに同一の記憶装置の互いに異なる記憶領域に格納されてもよい。ＲＯＭ１０～ＲＯＭ１３は、本開示における「記憶装置」に相当する。
（【００１１】以降は省略されています）

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