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公開番号2025025287
公報種別公開特許公報(A)
公開日2025-02-21
出願番号2023129927
出願日2023-08-09
発明の名称半導体装置とその製造方法
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人快友国際特許事務所
主分類H01L 21/301 20060101AFI20250214BHJP(基本的電気素子)
要約【課題】チッピングが発生しにくい構造を備えた半導体装置を提供する。
【解決手段】半導体装置1は、半導体基板2と、半導体基板2の第1主面2a上に設けられている凸状のパターン構造6と、を備えており、第1側面3aから第1方向に沿って第1所定距離D1内にあるパターン構造6と、第2側面3bから第1方向に沿って第1所定距離D1内にあるパターン構造6と、が第2方向に伸びる線に対して対称であり、第3側面3cから第2方向に沿って第2所定距離D2内にあるパターン構造6と、第4側面3dから第2方向に沿って第2所定距離D2内にあるパターン構造6と、が第1方向に伸びる線に対して対称である。
【選択図】図2

特許請求の範囲【請求項１】
半導体装置（１）であって、
第１主面（２ａ）と、前記第１主面に対向する第２主面（２ｂ）と、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）と、を有している半導体基板（２）であって、前記側面が、前記第１主面及び前記第２主面に平行な第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含んでおり、前記側面が劈開面である、半導体基板と、
前記半導体基板の前記第１主面上に設けられている凸状のパターン構造（６）と、
を備えており、
前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であり、
前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称である、半導体装置。
続きを表示（約 1,600 文字）【請求項２】
前記第１所定距離が、前記第１方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ２）の２倍であり、
前記第２所定距離が、前記第２方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ１）の２倍である、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記第２主面の残留応力が前記第１主面の残留応力よりも高い、請求項１に記載の半導体装置。
【請求項４】
前記第１所定距離内及び第２所定距離内にある前記パターン構造が保護膜（７）である、請求項１に記載の半導体装置。
【請求項５】
前記半導体基板の材料が炭化珪素である、請求項１～４のいずれか一項に記載の半導体装置。
【請求項６】
半導体装置（１）の製造方法であって、
第１主面（２ａ）と第２主面（２ｂ）を有する半導体ウェハ（２）の前記第１主面上に凸状のパターン構造（６）を形成する工程であって、前記半導体ウェハ内にマトリクス状に配置された複数の素子領域（３）の各々に前記パターン構造を形成する、パターン構造形成工程と、
前記第１主面及び前記第２主面に平行な第１方向に伸びる複数の第１スクライブライン（１２ｘ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向に伸びる複数の第２スクライブライン（１２ｙ）と、に沿って前記半導体ウェハを分割する工程であって、前記複数の第１スクライブラインと前記複数の第２スクライブラインに分割部材（２２）を押し当てて前記半導体ウェハを分割することにより個片化された複数の半導体装置を形成する、分割工程と、
を備えており、
個片化された前記複数の半導体装置の各々は、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）であって、前記第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含む、側面を有する、半導体基板を備えており、
前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であり、
前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称である、半導体装置の製造方法。
【請求項７】
前記第１所定距離が、前記第１方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ２）の２倍であり、
前記第２所定距離が、前記第２方向に沿って前記側面から前記パターン構造まで計測されるスクライブライン幅（Ｗ１）の２倍である、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記分割工程よりも前に、前記半導体ウェハの前記第２主面の前記複数の第１スクライブラインと前記複数の第２スクライブラインの各々に押圧部材（１８）を押し当てることにより前記半導体ウェハ内にクラック（５）を形成するクラック形成工程、をさらに備えている、請求項６に記載の半導体装置の製造方法。
【請求項９】
前記分割工程よりも前に、前記半導体ウェハの前記第１主面側に保護テープを貼り付ける貼付工程、をさらに備えている、請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記第１所定距離内及び第２所定距離内にある前記パターン構造が保護膜（７）である、請求項６に記載の半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置とその製造方法に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
半導体装置の製造方法は、複数の素子領域がマトリクス状に配置された半導体ウェハを素子領域毎に個片化する工程を備えている。このような個片化工程において、スクライブアンドブレイク工法が採用されることがある。スクライブアンドブレイク工法は、隣り合う素子領域の境界に沿って脆弱部を形成した後に、境界に沿って分割部材を押し当てて半導体ウェハを分割する工法である。スクライブアンドブレイク工法は、脆弱部を起点とする劈開により半導体ウェハが分割されるので、比較的硬い材料に対しても有用である。また、スクライブアンドブレイク工法は、スクライブラインを狭くすることができるので、半導体ウェハ当たりの取り数を増加させることが可能なことから、製造コストを低減することができる。特許文献１には、スクライブアンドブレイク工法を採用した半導体装置の製造方法の一例が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１６－１０４５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スクライブアンドブレイク工法では、分割部材を押し当てて半導体ウェハを分割するときに、チップの一部が欠けるチッピングという現象が発生してしまうことがある。本明細書では、チッピングが発生しにくい構造を備えた半導体装置、及び、チッピングの発生が抑えられる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置（１）は、第１主面（２ａ）と、前記第１主面に対向する第２主面（２ｂ）と、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）と、を有している半導体基板（２）であって、前記側面が、前記第１主面及び前記第２主面に平行な第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含んでおり、前記側面が劈開面である、半導体基板と、前記半導体基板の前記第１主面上に設けられている凸状のパターン構造（６）と、を備えていてもよい。前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であってもよい。前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称であってもよい。この半導体装置は、半導体ウェハを分割して個片化されるときに、チッピングが生じにくい構造を備えている。
【０００６】
本明細書が開示する半導体装置（１）の製造方法は、第１主面（２ａ）と第２主面（２ｂ）を有する半導体ウェハ（２）の前記第１主面上に凸状のパターン構造（６）を形成する工程であって、前記半導体ウェハ内にマトリクス状に配置された複数の素子領域（３）の各々に前記パターン構造を形成する、パターン構造形成工程と、前記第１主面及び前記第２主面に平行な第１方向に伸びる複数の第１スクライブライン（１２ｘ）と、前記第１主面及び前記第２主面に平行であって前記第１方向に直交する第２方向に伸びる複数の第２スクライブライン（１２ｙ）と、に沿って前記半導体ウェハを分割する工程であって、前記複数の第１スクライブラインと前記複数の第２スクライブラインに分割部材（２２）を押し当てて前記半導体ウェハを分割することにより個片化された複数の半導体装置を形成する、分割工程と、を備えていてもよい。個片化された前記複数の半導体装置の各々は、前記第１主面と前記第２主面の間を延びている側面（３ａ，３ｂ，３ｃ，３ｄ）であって、前記第１方向において対向する第１側面（３ａ）及び第２側面（３ｂ）と、前記第２方向において対向する第３側面（３ｃ）及び第４側面（３ｄ）と、を含む、側面を有する半導体基板を備えていてもよい。前記第１側面から前記第１方向に沿って第１所定距離（Ｄ１）内にある前記パターン構造と、前記第２側面から前記第１方向に沿って前記第１所定距離内にある前記パターン構造と、が前記第２方向に伸びる線に対して対称であってもよい。前記第３側面から前記第２方向に沿って第２所定距離（Ｄ２）内にある前記パターン構造と、前記第４側面から前記第２方向に沿って前記第２所定距離内にある前記パターン構造と、が前記第１方向に伸びる線に対して対称であってもよい。この半導体装置の製造方法では、前記分割工程において、隣接する素子領域の各々に均等な荷重が加わるので、チッピングの発生が抑えられる。
【図面の簡単な説明】
【０００７】
半導体ウェハのレイアウトを模式的に表す平面図。
（Ａ）ｘ軸方向に隣接する素子領域を含む断面図であって、パターン構造を模式的に示す断面図。（Ｂ）ｙ軸方向に隣接する素子領域を含む断面図であって、パターン構造を模式的に示す断面図。
４つの素子領域のレイアウトを模式的に表す拡大平面図。
個片化された半導体装置のレイアウトを模式的に表す平面図。
個片化された半導体装置のレイアウトを模式的に表す平面図。
保護テープ貼付工程を説明するための図。
クラック形成工程を説明するための図。
分割工程を説明するための図。
分割工程を説明するための図。
分割工程を説明するための図。
比較例の分割工程を説明するための図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本明細書が開示する技術について説明する。図示明瞭化を目的として、図面中の繰り返し構造についてはその一部のみに符号を付す。以下では、相互に直交するｘｙｚ座標を用いて半導体ウェハ及び半導体装置の構造について説明する。ｘ軸及びｙ軸が半導体ウェハ及び半導体装置の半導体基板の主面に平行に伸びており、ｚ軸が半導体ウェハ及び半導体装置の半導体基板の厚み方向に平行に伸びている。
【０００９】
図１に、半導体ウェハ２のレイアウトを表す平面図を模式的に示す。半導体ウェハ２の材料は、特に限定されるものではないが、例えば炭化珪素、窒化物半導体又はシリコンであってもよい。この例では、半導体ウェハ２の材料が炭化珪素である。半導体ウェハ２内には複数の素子領域３がマトリクス状に配置されている。複数の素子領域３は、ハッチングが施されていない複数の実素子領域３Ａと、ハッチングが施された複数の検査素子領域３Ｂ（「ＴＥＧ（Test Element Group）領域」とも称される）と、を含む。
【００１０】
実素子領域３Ａは、素子構造が形成される領域であり、個片化された後に半導体装置となる領域である。実素子領域３Ａに形成される素子構造は、特に限定されるものではないが、例えばＭＯＳＦＥＴ、ＩＧＢＴ又はダイオードであってもよい。この例では、実素子領域３Ａに形成される素子構造がＭＯＳＦＥＴである。
（【００１１】以降は省略されています）

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