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公開番号2024165938
公報種別公開特許公報(A)
公開日2024-11-28
出願番号2023082542
出願日2023-05-18
発明の名称プロセッサ及び情報処理装置
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 9/34 20180101AFI20241121BHJP(計算;計数)
要約【課題】メモリ領域が複数のメモリに分散されて配置されている構成においても、順序保障を守りつつ、読み出しまたは書き込み要求の発行のスループットを向上する。
【解決手段】プロセッサは、書き込みまたは読み出しの要求を発行する発行部と、複数のメモリにそれぞれ接続される複数のメモリインタフェースと、前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する1つ以上の第1レジスタと、前記順番を示す値ごとに要求が完了したことが書き込まれる第2レジスタと、を備え、前記第1レジスタは、前記第2レジスタに基づいて、前記順番を示す値が第1の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第1の値である前記要求の宛先のメモリアドレスに対するロックを延長する。
【選択図】図3
特許請求の範囲【請求項１】
書き込みまたは読み出しの要求を発行する発行部と、
複数のメモリにそれぞれ接続される複数のメモリインタフェースと、
前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、
前記順番を示す値ごとに前記要求が完了したことが書き込まれる第２レジスタと、
を備え、
前記第１レジスタは、前記第２レジスタに基づいて、前記順番を示す値が第１の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、
プロセッサ。
続きを表示（約 1,000 文字）【請求項２】
前記複数のメモリインタフェースには、それぞれ前記第１レジスタ及び前記第２レジスタが設けられており、
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記複数のメモリインタフェースに通知され、
それぞれの前記第２レジスタには、前記第１の値である前記要求が完了したことが書き込まれ、
前記第１レジスタは、対応する前記第２レジスタを監視し、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、
請求項１に記載のプロセッサ。
【請求項３】
前記第２レジスタは、前記発行部に設けられ、
前記順番が前記第１の値である前記要求が完了した場合に、前記第１の値が前記発行部に通知され、前記第１の値である前記要求が完了したことが前記第２レジスタに書き込まれ、
前記発行部は、前記第２レジスタを監視し、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認した場合に、前記第１レジスタに通知し、
前記第１レジスタは、前記通知を通じて、前記順番の値が前記第１の値以下である前記要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、
請求項１に記載のプロセッサ。
【請求項４】
前記発行部は、既に発行済みの前記要求のすべてが完了したことを確認した状態において、前記第２レジスタに対して前記順番を示す値を初期化する命令を発行する、請求項１～３のいずれか１項に記載のプロセッサ。
【請求項５】
複数のメモリと、プロセッサを有する情報処理装置であって、
前記プロセッサは、
書き込みまたは読み出しの要求を発行する発行部と、
複数のメモリにそれぞれ接続されるメモリインタフェースと、
前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、
前記順番を示す値ごとに前記要求が完了したことが書き込まれる第２レジスタと、
を備え、
前記第１レジスタは、前記第２レジスタに基づいて、前記順番の値が第１の値以下である要求が全て完了したことを確認するまで、前記順番が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する、情報処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、プロセッサ及び情報処理装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
プロセッサにおいて、読み出しまたは書き込み要求の発行順序と、要求に基づく読み出しまたは書き込み命令の実行順序が一致するように順序保障がされる場合がある。順序保障を実現するために、発行元は、先行する要求がすべて実行完了されたことを確認するまで、次の要求の発行を抑止する。したがって、読み出しまたは書き込み要求の単位時間の出力件数であるスループットが低下する場合がある。先行する要求にバッファミス等が生じた場合に、共有バッファを用いて、後続する要求の追い越し処理を可能にする技術が提案されている。
【先行技術文献】
【特許文献】
【０００３】
特開２００４－００５７１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリ領域が複数のメモリに分散されて配置されている構成において、順序保障を守りつつ、読み出しまたは書き込み要求発行のスループットの低下を回避することが望まれている。
【０００５】
１つの側面では、本発明は、メモリ領域が複数のメモリに分散されて配置されている構成において、順序保障を守りつつ、読み出しまたは書き込み要求の発行のスループットを向上することを目的の１つとする。
【課題を解決するための手段】
【０００６】
１つの側面では、プロセッサは、書き込みまたは読み出しの要求を発行する発行部と、複数のメモリにそれぞれ接続される複数のメモリインタフェースと、前記要求の宛先のメモリアドレスと、前記要求の順番を示す値とを格納する１つ以上の第１レジスタと、前記順番を示す値ごとに要求が完了したことが書き込まれる第２レジスタと、を備え、前記第１レジスタは、前記第２レジスタに基づいて、前記順番を示す値が第１の値以下である要求が全て完了したことを確認するまで、前記順番を示す値が前記第１の値である前記要求の宛先のメモリアドレスに対するロックを延長する。
【発明の効果】
【０００７】
１つの側面では、本発明は、メモリ領域が複数のメモリに分散されて配置されている構成においても、順序保障を守りつつ、読み出しまたは書き込み要求の発行のスループットを向上することができる。
【図面の簡単な説明】
【０００８】
順序保障がされた先行する要求がすべて実行完了されたことを確認してから後続する要求を発行する場合のタイミングチャートの一例である。
図１の処理の一例を示すフローチャートである。
第１実施形態に係る情報処理装置のハードウェア（ＨＷ）構成例を示すブロック図である。
第１実施形態におけるシーケンスレジスタのフォーマットの一例を示す図である。
第１実施形態におけるロックレジスタのフォーマットの一例を示す図である。
第１実施形態に係る情報処理装置における処理手順の概要を説明する図である。
第１実施形態に係る情報処理装置による処理手順を示すタイミングチャートの一例である。
第１実施形態に係る情報処理装置による順序情報のリセット手順を示すタイミングチャートの一例である。
第１実施形態に係る情報処理装置によるＩＯリクエストの処理動作の一例を示すフローチャートである。
第２実施形態に係る情報処理装置のＨＷ構成例を示すブロック図である。
第２実施形態におけるシーケンスレジスタのフォーマットの一例を示す図である。
第２実施形態に係る情報処理装置における処理手順の概要を説明する図である。
第２実施形態に係る情報処理装置による処理手順を示すタイミングチャートの一例である。
第２実施形態に係る情報処理装置によるＩＯリクエストの処理動作の一例を示すフローチャートである。
【発明を実施するための形態】
【０００９】
以下、図面を参照して一実施形態を説明する。但し、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
【００１０】
〔Ａ〕関連手法についての説明
図１は、順序保障がされた先行する要求がすべて実行完了されたことを確認してから後続する要求を発行する場合のタイミングチャートの一例である。図２は、図１の処理の一例を示すフローチャートである。
（【００１１】以降は省略されています）

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