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公開番号2024139073
公報種別公開特許公報(A)
公開日2024-10-09
出願番号2023049865
出願日2023-03-27
発明の名称半導体装置および半導体装置の製造方法
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/78 20060101AFI20241002BHJP(基本的電気素子)
要約【課題】反りを抑制可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】実施形態は、導電層と、半導体部と、第1ソース電極と、第2ソース電極と、第1制御電極と、第1制御電極と、を備える。半導体部は、導電層上に設けられる。半導体部は、第1素子領域および第2素子領域を含む。平面視で、前記導電層の第1端部は、前記半導体部の第2端部よりも内側に位置する。前記第1端部からなる外周は、前記第1素子領域の第3端部の少なくとも一部および前記第2素子領域の第4端部の少なくとも一部の両方を囲む。
【選択図】図1
特許請求の範囲【請求項１】
導電層と、
前記導電層上に設けられた半導体部と、
前記半導体部上に設けられた第１ソース電極と、
前記半導体部上で、前記第１ソース電極から離れた設けられた第２ソース電極と、
前記半導体部に設けられ、前記第１ソース電極および前記第２ソース電極から電気的に分離された第１制御電極と、
前記半導体部に設けられ、前記第１ソース電極、前記第２ソース電極および前記第１制御電極から電気的に分離された第２制御電極と、
を備え、
前記半導体部は、
前記導電層上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含み、
前記第１ソース電極は、前記第２半導体領域および前記第４半導体領域に電気的に接続され、
前記第２ソース電極は、前記第３半導体領域および前記第５半導体領域に電気的に接続され、
前記第１制御電極は、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域と、第１絶縁膜を介して対向して配置され、
前記第２制御電極は、前記第１半導体領域、前記第４半導体領域および前記第５半導体領域と、第２絶縁膜を介して対向して配置され、
平面視で、
前記導電層の第１端部は、前記半導体部の第２端部よりも内側に位置し、
前記第１端部からなる外周は、前記第２半導体領域を含む第１素子領域の第３端部の少なくとも一部および前記第４半導体領域を含む第２素子領域の第４端部の少なくとも一部の両方を囲む半導体装置。
続きを表示（約 1,600 文字）【請求項２】
平面視で、前記第１端部は、前記第３端部よりも外側かつ前記第４端部よりも外側に位置する請求項１記載の半導体装置。
【請求項３】
平面視で、前記第３端部は、前記第２半導体領域の端部に一致し、前記第４端部は、前記第４半導体領域の端部に一致する請求項１記載の半導体装置。
【請求項４】
前記導電層は、前記半導体部に対向する上面と、前記上面の反対側に位置する下面とを有する錐台であり、
前記錐台は、前記上面から下面に向かって細くなる請求項１記載の半導体装置。
【請求項５】
第１面と前記第１面の反対側に位置する第２面とを有し、前記第１面上に複数の半導体層が形成された半導体基板を準備する工程と、
前記複数の半導体層のうち、隣り合う２つの半導体層の間に、前記２つの半導体層の間の第１距離に応じて、前記第２面にマスク層を形成する工程と、
前記第２面および前記マスク層に導電層を形成する工程と、
前記マスク層を除去して、前記２つの半導体層の位置に応じた２つの第１導電部（シードメタル）を形成する工程と、
前記２つの第１導電部に２つの第２導電部を形成する工程と、
前記２つの半導体層の間の前記半導体基板をダイシングする工程と、
を有し、
前記第１距離は、前記半導体基板をダイシングするダイシングブレードの設定にもとづいて設定され、
前記マスク層の幅は、前記第１距離にもとづいて設定され、
前記半導体層は、
前記半導体基板上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含む半導体装置の製造方法。
【請求項６】
前記マスク層の幅は、
前記第２半導体領域を含む第１素子領域の端部、および、
前記第４半導体領域を含む第２素子領域の端部の位置にもとづいて設定された請求項５記載の半導体装置の製造方法。
【請求項７】
第１面と前記第１面の反対側に位置する第２面とを有し、前記第１面上に複数の半導体層が形成された半導体基板を準備する工程と、
前記第２面に第３導電層を形成する工程と、
前記複数の半導体層のうち、隣り合う２つの半導体層の間に、前記２つの半導体層の間の第１距離に応じて、前記第３導電層に第２マスク層を形成する工程と、
前記第３導電層をエッチングにより分断して、前記２つの半導体層の位置に対応した２つの第３導電層を形成する工程と、
前記マスク層を除去して、前記２つの半導体層の間の前記半導体基板をダイシングする工程と、
を有し、
前記第１距離は、前記半導体基板をダイシングするダイシングブレードの設定にもとづいて設定され、
前記第２マスク層の幅は、前記第１距離にもとづいて設定され、
前記半導体層は、
前記半導体基板上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含む半導体装置の製造方法。
【請求項８】
前記２つの第３導電層を形成する工程は、ウェットエッチング工程を含む請求項７記載の半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
縦型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置においては、オン抵抗を小さくするために、電流経路となる金属層を厚くすることや、半導体基板を薄くすることが検討されている。
【先行技術文献】
【特許文献】
【０００３】
特許第６７５６０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方、半導体装置においては、熱によって半導体装置に反りが発生する場合がある。たとえば、実装基板上に半導体装置をハンダ付けする実装工程において、半導体装置に反りが発生すると、接続不良が発生する恐れがある。
【０００５】
本発明が解決しようとする課題は、反りを抑制可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、導電層と、前記導電層上に設けられた半導体部と、前記半導体部上に設けられた第１ソース電極と、前記半導体部上で、前記第１ソース電極から離れた設けられた第２ソース電極と、前記半導体部に設けられ、前記第１ソース電極および前記第２ソース電極から電気的に分離された第１制御電極と、前記半導体部に設けられ、前記第１ソース電極、前記第２ソース電極および前記第１制御電極から電気的に分離された第２制御電極と、を備える。前記半導体部は、前記導電層上に設けられた第１導電形の第１半導体領域と、前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、を含む。前記第１ソース電極は、前記第２半導体領域および前記第４半導体領域に電気的に接続される。前記第２ソース電極は、前記第３半導体領域および前記第５半導体領域に電気的に接続される。前記第１制御電極は、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域と、第１絶縁膜を介して対向して配置される。前記第２制御電極は、前記第１半導体領域、前記第４半導体領域および前記第５半導体領域と、第２絶縁膜を介して対向して配置される。平面視で、前記導電層の第１端部は、前記半導体部の第２端部よりも内側に位置し、前記第１端部からなる外周は、前記第２半導体領域を含む第１素子領域の第３端部の少なくとも一部および前記第４半導体領域を含む第２素子領域の第４端部の少なくとも一部の両方を囲む。
【図面の簡単な説明】
【０００７】
第１の実施形態に係る半導体装置を例示する模式的な平面図である。
第１の実施形態に係る半導体装置を例示する模式的な下面図である。
図１のＡ－Ａ線における模式的な断面図である。
図１のＢ１－Ｂ１線における模式的な断面図である。
図１のＢ２－Ｂ２線における模式的な断面図である。
図１のＣ－Ｃ線における模式的な断面図である。
図１のＤ－Ｄ線における模式的な断面図である。
第１の実施形態の変形例に係る半導体装置を例示する模式的な下面図である。
図８のＢ３－Ｂ３線における模式的な断面図である。
第１の実施形態の他の変形例に係る半導体装置を例示する模式的な下面図である。
図１０のＢ４－Ｂ４線における模式的な断面図である。
第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
図１７のＥ部を拡大して例示する模式的な斜視断面図である。
図８に対応する変形例の場合に、図１７のＥ部に対応する領域を拡大して例示する模式的な斜視断面図である。
第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
図２６のＦ部を拡大して例示する模式的な斜視断面図である。
【発明を実施するための形態】
【０００８】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明および図面において、ｎ
＋
、ｎ
－
およびｐ
＋
、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。なお、キャリア濃度は、実効的な不純物濃度とみなすものとする。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を例示する模式的な平面図である。
図２は、第１の実施形態に係る半導体装置を例示する模式的な底面図である。
図３は、図１のＡ－Ａ線における模式的な断面図である。
図１～図３に示すように、本実施形態に係る半導体装置１００は、半導体部１０と、下部電極（導電層）１１と、第１ソース電極６１と、第２ソース電極６２と、第１ゲート電極（第１制御電極）４１と、第２ゲート電極（第２制御電極）４２と、を備える。第１ソース電極６１は、第１ソース電極パッドＳ１に電気的に接続されている。第２ソース電極６２は、第２ソース電極パッドＳ２に電気的に接続されている。第１ゲート電極４１は、第１ゲート電極パッドＧ１に電気的に接続されている。第２ゲート電極４２は、第２ゲート電極パッドＧ２に接続されている。
【００１０】
半導体部１０は、下部電極１１上に設けられている。第１ソース電極６１、第２ソース電極６２、第１ゲート電極４１および第２ゲート電極４２は、半導体部１０上に設けられている。
（【００１１】以降は省略されています）

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