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公開番号2024116852
公報種別公開特許公報(A)
公開日2024-08-28
出願番号2023022673
出願日2023-02-16
発明の名称不揮発性メモリ及びメモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G06F 11/10 20060101AFI20240821BHJP(計算;計数)
要約【課題】不揮発性メモリからメモリコントローラに出力されるデータ量の増加を抑制する。
【解決手段】一実施形態のメモリシステムは、各々が第1ビット及び第2ビットを記憶するように構成された複数のメモリセルと、制御回路と、を備える。制御回路は、各々が第1ビットに対応する第1データ、第1部分データ、及び第2部分データを複数のメモリセルから読み出し、各々が第2ビットに対応する第2データ、第3部分データ、及び第4部分データを複数のメモリセルから読み出し、第1部分データ及び第3部分データの論理和演算に基づいて第1圧縮データを生成し、第2部分データ及び第4部分データの論理和演算に基づいて第2圧縮データを生成し、第1データ、第2データ、第1圧縮データ、及び第2圧縮データを外部のメモリコントローラに送信するように構成される。
【選択図】図10

特許請求の範囲【請求項１】
各々が第１ビット及び第２ビットを記憶するように構成された複数のメモリセルと、
制御回路と、
を備え、
制御回路は、
各々が前記第１ビットに対応する第１ハードビットデータ、第１部分ソフトビットデータ、及び第２部分ソフトビットデータを前記複数のメモリセルから読み出し、
各々が前記第２ビットに対応する第２ハードビットデータ、第３部分ソフトビットデータ、及び第４部分ソフトビットデータを前記複数のメモリセルから読み出し、
前記第１部分ソフトビットデータ及び前記第３部分ソフトビットデータの論理和演算に基づいて第１圧縮ソフトビットデータを生成し、
前記第２部分ソフトビットデータ及び前記第４部分ソフトビットデータの論理和演算に基づいて第２圧縮ソフトビットデータを生成し、
前記第１ハードビットデータ、前記第２ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータを外部のメモリコントローラに送信する
ように構成された、
不揮発性メモリ。
続きを表示（約 2,100 文字）【請求項２】
前記制御回路は、前記メモリコントローラからのコマンドに応じて前記第１ハードビットデータ、前記第２ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータを送信するように構成された、
請求項１記載の不揮発性メモリ。
【請求項３】
前記コマンドに応じて前記メモリコントローラに送信される圧縮ソフトビットデータのサイズは、前記複数のメモリセルに記憶されるビット数に依らない、
請求項２記載の不揮発性メモリ。
【請求項４】
前記コマンドに応じて前記メモリコントローラに送信されるハードビットデータのサイズは、前記複数のメモリセルに記憶されるビット数に相関する、
請求項２記載の不揮発性メモリ。
【請求項５】
前記複数のメモリセルは、第３ビットを更に記憶するように構成され、
前記制御回路は、
各々が前記第３ビットに対応する第３ハードビットデータ、第５部分ソフトビットデータ、及び第６部分ソフトビットデータを前記複数のメモリセルから読み出し、
前記第１部分ソフトビットデータ、前記第３部分ソフトビットデータ、及び前記第５部分ソフトビットデータの論理和演算に基づいて前記第１圧縮ソフトビットデータを生成し、
前記第２部分ソフトビットデータ、前記第４部分ソフトビットデータ、及び前記第６部分ソフトビットデータの論理和演算に基づいて前記第２圧縮ソフトビットデータを生成し、
前記第１ハードビットデータ、前記第２ハードビットデータ、前記第３ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータを前記メモリコントローラに送信する
ように構成された、
請求項１記載の不揮発性メモリ。
【請求項６】
前記複数のメモリセルは、第４ビットを更に記憶するように構成され、
前記制御回路は、
各々が前記第４ビットに対応する第４ハードビットデータ、第７部分ソフトビットデータ、及び第８部分ソフトビットデータを前記複数のメモリセルから読み出し、
前記第１部分ソフトビットデータ、前記第３部分ソフトビットデータ、前記第５部分ソフトビットデータ、及び前記第７部分ソフトビットデータの論理和演算に基づいて前記第１圧縮ソフトビットデータを生成し、
前記第２部分ソフトビットデータ、前記第４部分ソフトビットデータ、前記第６部分ソフトビットデータ、及び前記第８部分ソフトビットデータの論理和演算に基づいて前記第２圧縮ソフトビットデータを生成し、
前記第１ハードビットデータ、前記第２ハードビットデータ、前記第３ハードビットデータ、前記第４ハードビットデータ、前記第１圧縮ソフトビットデータ、及び前記第２圧縮ソフトビットデータを前記メモリコントローラに送信する
ように構成された、
請求項５記載の不揮発性メモリ。
【請求項７】
前記制御回路は、
第１電圧を用いた第１読み出し処理に基づいて、前記第１ハードビットデータ、第１データ、及び第２データを前記複数のメモリセルから読み出し、
前記第１ハードビットデータ及び前記第１データに基づいて前記第１部分ソフトビットデータを生成し、
前記第１ハードビットデータ及び前記第２データに基づいて前記第２部分ソフトビットデータを生成する
ように構成され、
前記第１ハードビットデータに対応するセンス期間は、前記第１データに対応するセンス期間より長く、前記第２データに対応するセンス期間より短い、
請求項１記載の不揮発性メモリ。
【請求項８】
前記制御回路は、
第２電圧を用いた第２読み出し処理、及び第３電圧を用いた第３読み出し処理に基づいて、前記第２ハードビットデータ、第３データ、及び第４データを前記複数のメモリセルから読み出し、
前記第２ハードビットデータ及び前記第３データに基づいて前記第３部分ソフトビットデータを生成し、
前記第２ハードビットデータ及び前記第４データに基づいて前記第４部分ソフトビットデータを生成する
ように構成され、
前記第２ハードビットデータに対応するセンス期間は、前記第３データに対応するセンス期間より長く、前記第４データに対応するセンス期間より短い、
請求項７記載の不揮発性メモリ。
【請求項９】
前記制御回路は、前記第１読み出し処理を、前記第２読み出し処理と前記第３読み出し処理との間で実行するように構成された、
請求項８記載の不揮発性メモリ。
【請求項１０】
前記制御回路は、前記第２読み出し処理及び前記第３読み出し処理を、前記第１読み出し処理に対して連続して実行するように構成された、
請求項８記載の不揮発性メモリ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、不揮発性メモリ及びメモリシステムに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。メモリコントローラは、不揮発性メモリから読み出されるデータに含まれるエラーを訂正する機能を有する。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／０１１６０５３号明細書
米国特許出願公開第２０２２／０１２９１６３号明細書
米国特許第１０４７４５２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
不揮発性メモリからメモリコントローラに出力されるデータ量の増加を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性メモリは、各々が第１ビット及び第２ビットを記憶するように構成された複数のメモリセルと、制御回路と、を備える。上記制御回路は、各々が上記第１ビットに対応する第１ハードビットデータ、第１部分ソフトビットデータ、及び第２部分ソフトビットデータを上記複数のメモリセルから読み出し、各々が上記第２ビットに対応する第２ハードビットデータ、第３部分ソフトビットデータ、及び第４部分ソフトビットデータを上記複数のメモリセルから読み出し、上記第１部分ソフトビットデータ及び上記第３部分ソフトビットデータの論理和演算に基づいて第１圧縮ソフトビットデータを生成し、上記第２部分ソフトビットデータ及び上記第４部分ソフトビットデータの論理和演算に基づいて第２圧縮ソフトビットデータを生成し、上記第１ハードビットデータ、上記第２ハードビットデータ、上記第１圧縮ソフトビットデータ、及び上記第２圧縮ソフトビットデータを外部のメモリコントローラに送信するように構成される。
【図面の簡単な説明】
【０００６】
第１実施形態に係る情報処理システムの構成の一例を示すブロック図。
第１実施形態に係る不揮発性メモリの構成の一例を示すブロック図。
第１実施形態に係る不揮発性メモリの構成の一例を示す回路図。
第１実施形態に係る複数のメモリセルトランジスタの閾値電圧分布と記憶されるデータの一例を示す図。
第１実施形態に係るセンスアンプモジュールの構成の一例を示すブロック図。
第１実施形態に係るセンス回路の構成の一例を示す回路図。
第１実施形態に係るＥＣＣ回路の構成の一例を示すブロック図。
第１実施形態に係るＳＢ復元回路の構成の一例を示すブロック図。
第１実施形態に係るメモリシステムにおけるハードビット及びソフトビットの定義の一例を示す図。
第１実施形態に係るメモリシステムにおける部分ソフトビットデータ、圧縮ソフトビットデータ、及びソフトビットデータの関係の一例を示す図。
第１実施形態に係るメモリシステムにおける軟判定復号処理を含む一連の処理の一例を示すフローチャート。
第１実施形態に係るメモリシステムにおける軟判定復号処理を含む一連の処理の一例を示すコマンドシーケンス。
第１実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
第１実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
第１実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
第２実施形態に係るメモリシステムにおける軟判定復号処理を含む一連の処理の一例を示すコマンドシーケンス。
第２実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
第２実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
第２実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
第２実施形態に係る不揮発性メモリにおける演算処理の一例を示す図。
変形例に係るＳＢ復元回路の構成の一例を示すブロック図。
変形例に係るメモリシステムにおける部分ソフトビットデータ、圧縮ソフトビットデータ、及びソフトビットデータの関係の一例を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
１．第１実施形態
１．１構成
１．１．１情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
【０００９】
図１は、第１実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１に示すように、情報処理システム１は、ホスト２及びメモリシステム３を含む。
【００１０】
ホスト２は、メモリシステム３を使用してデータを処理するデータ処理装置である。ホスト２は、例えば、パーソナルコンピュータ又はデータセンタ内のサーバである。
（【００１１】以降は省略されています）

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