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公開番号2024088464
公報種別公開特許公報(A)
公開日2024-07-02
出願番号2022203655
出願日2022-12-20
発明の名称DA変換回路
出願人日清紡マイクロデバイス株式会社
代理人弁理士法人朝日奈特許事務所
主分類H03M 1/76 20060101AFI20240625BHJP(基本電子回路)
要約【課題】折り返されるラダー抵抗回路を含む小型のDA変換回路の実現、又は、ラダー抵抗回路のレイアウトの自由度を高める。
【解決手段】実施形態のDA変換回路100は、入力信号Dinのディジタル値に対応する電圧を各抵抗素子R_i,jの一端に生じさせるラダー抵抗回路3と、ラダー抵抗回路3の複数のノードD_i,jの一つを第1判定ビット列Bj1の値に基づいてそれぞれが選択する第1選択回路1と、第1選択回路1のうちの一つを第2判定ビット列Bj2の値に基づいて選択する第2選択回路2と、を備えている。ラダー抵抗回路3は所定の数の抵抗素子R_i,j毎に折り返されており、第1判定ビット列Bj1は、入力信号Dinの少なくとも最上位及び最下位ビットを含み、第2判定ビット列Bj2は、入力信号Dinの最下位ビットを含まずに、入力信号Dinのうちの第1判定ビット列Bj1の構成ビット以外の全ビットを少なくとも含んでいる。
【選択図】図1
特許請求の範囲【請求項１】
入力信号のディジタル値を変換してアナログ信号を出力するＤＡ変換回路であって、前記ＤＡ変換回路は、
直列接続されている複数の抵抗素子を含んでいて、前記ディジタル値に対応する電圧を前記複数の抵抗素子それぞれの一端に生じさせるラダー抵抗回路と、
前記複数の抵抗素子それぞれの前記一端に繋がる複数のノードの一つを、第１判定ビット列の値に基づいてそれぞれが選択する複数の第１選択回路と、
前記複数の第１選択回路のうちの一つを第２判定ビット列の値に基づいて選択することによって前記複数のノードの一つの電圧を出力する第２選択回路と、を備え、
前記ラダー抵抗回路は第１の所定の数の前記抵抗素子毎に第１方向において折り返されていて、前記第１方向と直交する第２方向において第２の所定の数で前記抵抗素子が並んでおり、
前記第１判定ビット列は、前記入力信号のうちの少なくとも最上位ビット及び最下位ビットを含み、
前記第２判定ビット列は、前記最下位ビットを含まず、且つ、前記入力信号のうちの前記第１判定ビット列を構成するビット群以外の全てのビットを少なくとも含んでいる、ＤＡ変換回路。
続きを表示（約 1,300 文字）【請求項２】
前記第１の所定の数は２
n
（ｎは１以上の整数）であり、
前記第２判定ビット列は、前記入力信号のうちの第２ビットから第（ｎ＋１）ビットまでの各ビットを含んでいる、請求項１記載のＤＡ変換回路。
【請求項３】
前記複数の第１選択回路のそれぞれは、前記複数のノードのうちの、前記入力信号のディジタル値のうちの前記第２ビットから前記第（ｎ＋１）ビットまでの各ビット値が互いに同じか１の補数の関係にあるディジタル値に対応する電圧がそれぞれ生じている第３の所定の数のノードから、一つのノードを選択するように構成されている、請求項２記載のＤＡ変換回路。
【請求項４】
前記第３の所定の数は前記第２の所定の数と同じであり、
前記複数の第１選択回路のそれぞれは、前記複数のノードのうちの、前記第２ビットから前記第（ｎ＋１）ビットまでの各ビット値が互いに同じであるディジタル値に対応する電圧がそれぞれ生じているノードから、一つのノードを選択するように構成されている、請求項３記載のＤＡ変換回路。
【請求項５】
前記第１判定ビット列は、前記入力信号のうちの第（ｎ＋２）ビットから前記最上位ビットまでの各ビット及び前記最下位ビットを含んでいる、請求項４記載のＤＡ変換回路。
【請求項６】
前記第２の所定の数は２
m
（ｍは１以上の整数）であり、
前記第３の所定の数は２
(m+1)
である、請求項３記載のＤＡ変換回路。
【請求項７】
前記第１判定ビット列は、前記第（ｎ＋１）ビットから前記最上位ビットまでの各ビット、及び前記最下位ビットを含んでいる、請求項６記載のＤＡ変換回路。
【請求項８】
前記第１判定ビット列は、前記入力信号のうちの第（ｎ＋２）ビットから前記最上位ビットまでの各ビット、前記第２ビット、及び前記最下位ビットを含んでいる、請求項６記載のＤＡ変換回路。
【請求項９】
前記第２選択回路は、前記第２ビットから前記第（ｎ＋１）ビットまでの隣り合うビット同士の排他的論理和で構成されるビット長ｎのビット列の値に基づいて、前記複数の第１選択回路のうちの一つを選択するように構成されている、請求項６記載のＤＡ変換回路。
【請求項１０】
前記第１選択回路は、二者択一の１以上のスイッチング素子を各階層に備える階層構造を有していて、上位階層の前記スイッチング素子が下位階層の複数の前記スイッチング素子の一つを選択するように構成されており、
前記階層構造における最上位階層の前記スイッチング素子が前記第２選択回路に接続されると共に最下位階層の前記スイッチング素子が前記ラダー抵抗回路の前記ノードに接続されており、
前記階層構造における各階層の前記スイッチング素子が、前記第１判定ビット列の各ビットの値によって制御される、請求項６記載のＤＡ変換回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、ＤＡ変換回路（ディジタル／アナログ変換回路）に関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
所定のビット数のディジタル信号をアナログ信号に変換するＤＡ変換回路には、入力信号のビット数に応じた数の抵抗器が直列接続されたラダー抵抗回路が多く用いられている（例えば特許文献１参照）。図１１には、そのようなラダー抵抗回路を含むＮビットのＤＡ変換回路の基本的な回路が示されている。図１１のＤＡ変換回路１０００が含むラダー抵抗回路１００１は、直列接続された２
N
個の抵抗器Ｒ
0
～Ｒ
2
N
―1
によって構成されていて基準電圧Ｖ
REF
とＧＮＤとの間に接続されている。各抵抗器同士間の各ノードには、ラダー抵抗回路１００１内での分圧比に応じた大きさの電圧が生じる。ラダー抵抗回路１００１と出力端Ｖｏｕｔとの間には、階層的に接続されているスイッチを含む選択回路１００２が接続されている。
【０００３】
選択回路１００２で最もラダー抵抗回路１００１側の階層に配置されている複数のスイッチ１００３は、入力信号Ｄｉｎの最下位ビット（ｂ１）の値によって制御される。スイッチ１００３よりも出力端Ｖｏｕｔ側の階層のスイッチは、順に、より上位ビット（≧ｂ２）の値によって制御され、最も出力端Ｖｏｕｔ側の階層のスイッチ１００４は最上位ビット（ｂ
N
）の値によって制御される。各階層に並ぶスイッチには、各スイッチを制御する入力信号Ｄｉｎの各ビットの値（Ｓ１、Ｓ２、・・・Ｓ
N
）と、その反転値（Ｓ１ｒ、Ｓ２ｒ、・・・Ｓ
N
ｒ）が交互に入力される。このような構成によって、入力信号Ｄｉｎのディジタル値に応じて、ラダー抵抗回路１００１の各抵抗器間のノードの一つが選択回路１００２で選択され、そのノードの電圧が出力端Ｖｏｕｔから出力される。このような構成のＤＡ変換回路では、各スイッチのための制御信号を生成するデコーダを備えずに、入力信号の各ビットの値及びその反転値で直接各スイッチを制御することができる。
【０００４】
図１１のようなラダー抵抗回路１００１を含むＤＡ変換回路が配線基板上や半導体基板上で構成される場合、図１２に示すように、適当な数の抵抗器毎にラダー抵抗回路１００１が折り返されて配置されることがある。このような配置によって、長尺のラダー抵抗回路１００１を効率良く配置し得ることがある。しかし、このようにラダー抵抗回路１００１が折り返して配置されると、ラダー抵抗回路１００１と選択回路１００２とを接続する複数の配線１００５の多くを、ラダー抵抗回路１００１から出力端Ｖｏｕｔに向かう方向と交差する方向において互いにすれ違うように敷設することが必要となる。そのため、配線１００５のための大きな配線領域１００６が必要になることがある。
【０００５】
この問題を軽減する一つの手段として、図１３に示されるような回路構成が存在する。図１３のＤＡ変換回路１１００は、Ｎビットの入力信号Ｄｉｎが入力されるＤＡ変換回路であり、そのラダー抵抗回路１１０１を構成する全部で２
N
個の抵抗素子Ｒｚは、２
m
行×２
n
列に配置されている。すなわち、ラダー抵抗回路１１０１は、２
n
個の抵抗素子Ｒｚ毎に行方向において折り返されている。
【０００６】
ＤＡ変換回路１１００は、ラダー抵抗回路１１０１に加えて、複数の上位ビットスイッチＳｕ、下位ビットスイッチＳｄ、並びに、上位ビットデコーダ１１０７及び下位ビットデコーダ１１０８を含んでいる。ラダー抵抗回路１１０１の各抵抗素子Ｒｚの一端のノードＤｚは、破線で示されている配線束Ｗｂｚによって各上位ビットスイッチＳｕの一端に接続されている。配線束Ｗｂｚは、その多くが図１３では簡略化して１本の線で示されているが、実際には、代表して左端の配線束Ｗｂｚについて示されているように配線Ｗｉｚの束である。個々の配線束Ｗｂｚ内の各配線Ｗｉｚは、同一列に並ぶ抵抗Ｒｚのうちのいずれかの端部のノードＤｚと一つの上位ビットスイッチＳｕの一端とを独立して接続している。より詳細には、個々の配線束Ｗｂｚにおいて配線Ｗｉｚは、ラダー抵抗回路１１０１の偶数行のノードＤｚだけを上位ビットスイッチＳｕに接続するか、奇数行のノードＤｚだけを上位ビットスイッチＳｕの一端に接続している。そのため。個々の配線束Ｗｂｚは、（２
m
／２）本の配線Ｗｉｚを含んでいる。
【０００７】
各上位ビットスイッチＳｕには、上位ビットデコーダ１１０７から、入力信号Ｄｉｎの上位（ｍ－１）ビット（すなわち第（ｎ＋２）ビットから最上位ビットまで）の値に基づく制御信号Ｓｇｕが供給される。各上位ビットスイッチＳｕは、制御信号Ｓｇｕに基づいて、自身に接続されている（２
m
／２）本の配線Ｗｉｚのいずれか一つ、すなわち、配線束Ｗｂｚによって接続されているラダー抵抗回路１１０１のノードＤｚのいずれか一つを選択する。
【０００８】
各上位ビットスイッチＳｕの他端は、下位ビットスイッチＳｄの一端に接続され、下位ビットスイッチＳｄの他端は出力端Ｖｏｕｔに接続されている。下位ビットスイッチＳｄには、下位ビットデコーダ１１０８から、入力信号Ｄｉｎの下位（ｎ＋１）ビット（すなわち最下位ビットから第（ｎ＋１）ビットまで）の値に基づく制御信号Ｓｇｄが供給される。下位ビットスイッチＳｄは、制御信号Ｓｇｄに基づいて、複数の上位ビットスイッチＳｕのいずれか一つを選択する。その結果、選択された上位ビットスイッチＳｕを介して下位ビットスイッチＳｄに接続されているラダー抵抗回路１１０１のノードＤｚに生じている電圧が、出力端Ｖｏｕｔから出力される。
【先行技術文献】
【特許文献】
【０００９】
特開昭５２－２８８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１３のＤＡ変換回路１１００では、ラダー抵抗回路１１０１と上位ビットスイッチＳｕとの間で、上位ビットスイッチＳｕに向かう方向と交差する方向への敷設が必要となる配線が少ないため、整然と各配線をレイアウトすることができる。しかし、上位ビットスイッチＳｕと下位ビットスイッチＳｄとの間には、行方向に並ぶ抵抗素子Ｒｚの数に応じた本数の配線Ｗｃｚが必要なため、配線Ｗｃｚを配置するための配線領域１１０６が必要になる。具体的には、ラダー抵抗回路１１０１の一往復に含まれる抵抗素子Ｒｚの数の配線Ｗｃｚが必要になるため、１行に２
n
個の抵抗が配置されると２
n+1
本の配線Ｗｃｚの配置が必要になる。例えば８ビットＤＡ変換回路において、行方向の抵抗素子Ｒｚの配置数ｎ＝５の場合は、６４本の配線Ｗｃｚの配置が必要になる。そして配線本数が多いと、上位ビットスイッチＳｕの大きさと下位ビットスイッチＳｄの大きさとの相対関係などにより、行方向への配線Ｗｃｚの敷設が必要になって大きな配線領域１１０６が必要になることもあり得る。
（【００１１】以降は省略されています）

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