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公開番号2024079270
公報種別公開特許公報(A)
公開日2024-06-11
出願番号2022192118
出願日2022-11-30
発明の名称信号処理装置、方法、及びプログラム、電子楽器
出願人カシオ計算機株式会社
代理人インフォート弁理士法人,個人,個人,個人,個人
主分類G10H 1/00 20060101AFI20240604BHJP(楽器;音響)
要約【課題】信号処理装置と電子楽器に関し、内部メモリと外部メモリの間のデータ転送にバーストアクセスを用いるときの、内部メモリアクセスとの整合性を担保する。
【解決手段】SPU108によるメインプログラムの実行によるD-RAM112に対するアクセスとの間でアクセス順序の不整合が生じないように、SPU108によるサブプログラムの実行によるD-RAM112とDRAM107との間のバーストアクセスの実行スケジュールがバースト数に基づいて予め決定され、その実行スケジュールでSPU108がサブプログラムによるバーストアクセスを実行する。
【選択図】図1

特許請求の範囲【請求項１】
波形データが記憶されている第１のメモリと、
前記波形データが転送される第２のメモリと、
前記第２のメモリに転送された前記波形データのサンプルに音響効果を付与するための第１のプログラムと、前記第１のメモリに記憶されている前記波形データの複数サンプルにバーストアクセスして前記第２のメモリに転送するための第２のプログラムと、を実行するプロセッサと、
を備え、
前記プロセッサは、
前記第１のプログラムの処理実行及び前記第２のプログラムの処理実行が、前記波形データの１サンプリング時間ごとに１回完了するように、前記第２のプログラムの実行スケジュールを決定する、
信号処理装置。
続きを表示（約 1,800 文字）【請求項２】
前記プロセッサは、
前記第２のプログラムの実行により、バースト数に応じたサンプリング時間ごとに前記バースト数に応じた複数サンプルを前記第１のメモリから前記第２のメモリに転送する、
請求項１に記載の信号処理装置。
【請求項３】
前記プロセッサは、
前記第２のプログラムの夫々の開始タイミングが、前記第１のプログラムが夫々実行される開始タイミングに対して所定時間後のタイミングになるように、前記第２のプログラムの実行スケジュールを決定する、
請求項１に記載の信号処理装置。
【請求項４】
前記プロセッサは、
前記第２のプログラムを、前記バーストアクセスのバースト数の数飛ばしに実行する、
請求項１に記載の信号処理装置。
【請求項５】
前記第２のプログラムの動作開始タイミングを指示するリセット信号を発生する動作開始タイミング発生回路と、
前記サンプリング時間毎に、前記動作開始タイミング発生回路からの前記リセット信号がアサートされたタイミングで、前記サンプリング時間を細分化した所定時間間隔でカウントアップしてプログラムカウンタ値を出力するプログラムカウンタ回路と、
前記プログラムカウンタ値の前記バーストアクセスのバースト数に対応する下位ビットが、前記サンプリング時間の区切り毎にカウントアップするサンプリングカウンタ値の前記バースト数に対応する下位ビットと一致するか否かを比較する下位ビット比較回路と、
前記下位ビット比較回路が一致を検出し、前記プログラムカウンタ値に基づいてプログラムメモリから出力される命令データが前記バーストアクセスを示している場合に、前記バーストアクセスを指示する前記命令データを出力するバスインタフェース回路と、
を備える請求項１に記載の信号処理装置。
【請求項６】
前記第２のプログラムの処理ステップの命令の夫々は、前記命令が前記バーストアクセスの実行を指示する命令であるか前記第２のメモリの単一のアドレスへのアクセスを指示するシングルアクセスの実行を指示する命令であるかを示すアクセス識別情報を含み、
前記プロセッサは、
前記第２のプログラムの処理ステップの命令を実行するときに、前記命令に設定されている前記アクセス識別情報が前記シングルアクセスの実行を指示している場合には、前記命令に基づいて前記第２のメモリと前記第１のメモリの間でシングルアクセスを実行する、
請求項１に記載の信号処理装置。
【請求項７】
請求項１乃至６の何れかに記載の信号処理装置と、
演奏操作子と、
を備え、
前記演奏操作子への操作に応じて、前記波形データは前記第１のメモリから前記第２のメモリに転送される、
電子楽器。
【請求項８】
波形データが記憶されている第１のメモリと、前記波形データが転送される第２のメモリと、前記第２のメモリに転送された前記波形データのサンプルに音響効果を付与するための第１のプログラムと、前記第１のメモリに記憶されている前記波形データの複数サンプルにバーストアクセスして前記第２のメモリに転送するための第２のプログラムと、を実行するプロセッサと、を備える信号処理装置の前記プロセッサが、
前記第１のプログラムの処理実行及び前記第２のプログラムの処理実行が、前記波形データの１サンプリング時間ごとに１回完了するように、前記第２のプログラムの実行スケジュールを決定する、
信号処理方法。
【請求項９】
波形データが記憶されている第１のメモリと、前記波形データが転送される第２のメモリと、前記第２のメモリに転送された前記波形データのサンプルに音響効果を付与するための第１のプログラムと、前記第１のメモリに記憶されている前記波形データの複数サンプルにバーストアクセスして前記第２のメモリに転送するための第２のプログラムと、を実行するプロセッサと、を備える信号処理装置の前記プロセッサが、
前記第１のプログラムの処理実行及び前記第２のプログラムの処理実行が、前記波形データの１サンプリング時間ごとに１回完了するように、前記第２のプログラムの実行スケジュールを決定する、
ためのプログラム。

発明の詳細な説明【技術分野】
【０００１】
本発明は、例えば生成された楽音波形データに音響効果を付加するために電子楽器等に用いられる信号処理装置、方法、及びプログラム、並びに信号処理装置を搭載した電子楽器に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
例えば生成された楽音波形データに音響効果を付加するために電子楽器等に用いられるデジタル信号処理装置（ＤＳＰ：ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）においては、例えば音源回路にて生成されバスに接続される外部メモリに記憶された楽音波形データを、所定のサンプリング周期で定まるサンプリング時間毎に順次読み出し、ＤＳＰ内の高速処理可能な内部メモリに転送する。そして、ＤＳＰは、内部メモリに転送した楽音波形データに対して、サンプリング時間内に、遅延フィードバック演算やフィルタ演算等の音響効果（エフェクト）付加処理を実行する。
【０００３】
このような信号処理装置では、外部メモリへのアクセスタイムが内部メモリのアクセスタイムより遅くなるのが一般的である。また、ＤＳＰと外部メモリは、電子楽器の全体の動作を制御するＣＰＵや音源回路と共通のバスに接続されている。このため、ＤＳＰが頻繁に外部メモリにアクセスして楽音波形データを読出し又は書込みする場合には、外部メモリにアクセスする際のレイテンシ（遅延）や、他の回路によるバスアクセスとの競合に起因して、装置全体の処理速度低下を招き、例えば電子楽器が発音する楽音にノイズが乗ったりする。
【０００４】
このような問題を解決するために、例えば、特許文献１が知られている。
【先行技術文献】
【特許文献】
【０００５】
特許第６６０７３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
バーストアクセスは、ＤＳＰの内部メモリである第２のメモリの複数のアドレスと外部メモリである第１のメモリの複数のアドレスとの間の一括アクセス手法であるバーストアクセスを用いることで、外部メモリに対するアクセス時間を短縮することができる。しかしながら、外部メモリである第１のメモリへのアクセスとＤＰＳの内部メモリである第２のメモリへのアクセスの整合性（相互の実行順序）を担保するための設計が難しい。
【０００７】
そこで、本発明は、信号処理装置の内部メモリと外部メモリの間のデータ転送にバーストアクセスを用いても、バーストアクセスと信号処理装置による内部メモリアクセスとの整合性が担保される信号処理装置、方法、及びプログラム、電子楽器を提供すること目的とする。
【課題を解決するための手段】
【０００８】
態様の一例の信号処理装置は、波形データが記憶されている第１のメモリと、前記波形データが転送される第２のメモリと、前記第２のメモリに転送された前記波形データのサンプルに音響効果を付与するための第１のプログラムと、前記第１のメモリに記憶されている前記波形データの複数サンプルにバーストアクセスして前記第２のメモリに転送するための第２のプログラムと、を実行するプロセッサと、を備え、前記プロセッサは、前記第１のプログラムの処理実行及び前記第２のプログラムの処理実行が、前記波形データの１サンプリング時間ごとに１回完了するように、前記第２のプログラムの実行スケジュールを決定する。
【発明の効果】
【０００９】
本発明によれば、信号処理装置の内部メモリと外部メモリの間のデータ転送にバーストアクセスを用いて外部メモリアクセスの頻度を下げ、バスアクセスの競合を軽減し、バーストアクセスと信号処理装置による内部メモリアクセスとの整合性を担保することが可能となる。
【図面の簡単な説明】
【００１０】
本実施形態のブロック図である。
比較例として、メインプログラムの処理と、４サンプリング時間あたり１回実行されるサブプログラムの処理の実行タイミングの関係を例示した図である。
メインプログラムとサブプログラムの実効状態が交差する場合の問題点の説明図である。
実行スケジュールを決定する第１の実施形態の説明図である。
実行スケジュールを決定する第２の実施形態の説明図である。
ＥＭＩの実施形態を示すハードウェア構成図である。
サブプログラムの命令データの構成例を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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