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公開番号2024044009
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022149301
出願日2022-09-20
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/27 20230101AFI20240326BHJP()
要約【課題】信頼性を向上する。
【解決手段】実施形態によれば、半導体記憶装置は、第1半導体層102と、前記第1半導体層の上方に設けられた第1配線層104と、前記第1配線層と隣り合って配置された第2配線層104と、前記第1配線層を通過し、一端が前記第1半導体層に接続された第1メモリピラーMPと、前記第2配線層を通過し、一端が前記第1半導体層に接続された第2メモリピラーMPと、前記第1配線層と前記第2配線層との間に設けられた第1部材SLTとを含む。前記第1部材前記第1半導体層に接する第1導電体131と、少なくとも前記第1配線層と前記第1導電体との間、及び前記第2配線層と前記第1導電体との間に設けられた第1絶縁体130と、前記第1導電体と前記第1半導体層との間に設けられた複数の第2絶縁体120とを含む。
【選択図】図4
特許請求の範囲【請求項１】
半導体基板の上方に設けられ、第１方向に延伸する第１半導体層と、
前記第１半導体層の上方に設けられ、前記第１方向に延伸する第１配線層と、
前記第１方向と交差する第２方向において、前記第１配線層と隣り合って配置され、前記第１方向に延伸する第２配線層と、
前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１配線層を通過し、一端が前記第１半導体層に接続された第１メモリピラーと、
前記第３方向に延伸し、前記第２配線層を通過し、一端が前記第１半導体層に接続された第２メモリピラーと、
前記第１配線層と前記第２配線層との間に設けられ、前記第１方向及び前記第３方向に延伸する第１部材と
を備え、
前記第１部材は、
前記第１方向及び前記第３方向に延伸し、前記第１半導体層に接する第１導電体と、
少なくとも前記第１配線層と前記第１導電体との間、及び前記第２配線層と前記第１導電体との間に設けられた第１絶縁体と、
前記第３方向において、前記第１導電体と前記第１半導体層との間に設けられた複数の第２絶縁体と
を含む、
半導体記憶装置。
続きを表示（約 1,300 文字）【請求項２】
前記複数の第２絶縁体は、前記第１方向に離間して一列に配置される、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２絶縁体の長径は、前記第１メモリピラーの長径よりも大きい、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１半導体層は、
第２半導体層と、
前記第２半導体層の上に設けられた第３半導体層と、
前記第３半導体層の上に設けられた第４半導体層と
を含み、
前記第１導電体は、前記第２半導体層に接する、
請求項１に記載の半導体記憶装置。
【請求項５】
前記第２絶縁体は、前記第２半導体層と同層に設けられる、
請求項４に記載の半導体記憶装置。
【請求項６】
前記第１絶縁体は、前記第３半導体層及び前記第４半導体層と、前記第１導電体との間に更に設けられる、
請求項４に記載の半導体記憶装置。
【請求項７】
前記第２半導体層の前記半導体基板を向いた面から前記第２絶縁体までの距離は、前記第２半導体層の前記面から前記第１メモリピラーまでの距離よりも短い、
請求項４に記載の半導体記憶装置。
【請求項８】
半導体基板の上方に設けられ、第１方向に延伸する第１半導体層と、
前記第１半導体層の上方に設けられ、前記第１方向に延伸する第１配線層と、
前記第１方向と交差する第２方向において、前記第１配線層と隣り合って配置され、前記第１方向に延伸する第２配線層と、
前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１配線層を通過し、一端が前記第１半導体層に接続された第１メモリピラーと、
前記第３方向に延伸し、前記第２配線層を通過し、一端が前記第１半導体層に接続された第２メモリピラーと、
前記第１配線層と前記第２配線層との間に設けられ、前記第１方向及び前記第３方向に延伸する第１部材と
を備え、
前記第１部材は、
前記第１方向及び前記第３方向に延伸し、前記第１半導体層に接する第１導電体と、
少なくとも前記第１配線層と前記第１導電体との間、及び前記第２配線層と前記第１導電体との間に設けられた第１絶縁体と、
前記第１配線層と前記第１絶縁体との間において、前記第１方向に離間して設けられた複数の第１突出部と、
前記第２配線層と前記第１絶縁体との間において、前記第１方向に離間して設けられた複数の第２突出部と、
を含む、
半導体記憶装置。
【請求項９】
前記複数の第１突出部及び前記複数の第２突出部は、前記第１方向に２列の千鳥配置に配列される、
請求項８に記載の半導体記憶装置。
【請求項１０】
前記第１突出部は、湾曲した形状を有し、
前記第１突出部の曲率は、前記第１メモリピラーの曲率よりも大きい、
請求項８に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第ＲＥ４８４７３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、信頼性を向上した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板の上方に設けられ、第１方向に延伸する第１半導体層と、前記第１半導体層の上方に設けられ、前記第１方向に延伸する第１配線層と、前記第１方向と交差する第２方向において、前記第１配線層と隣り合って配置され、前記第１方向に延伸する第２配線層と、前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１配線層を通過し、一端が前記第１半導体層に接続された第１メモリピラーと、前記第３方向に延伸し、前記第２配線層を通過し、一端が前記第１半導体層に接続された第２メモリピラーと、前記第１配線層と前記第２配線層との間に設けられ、前記第１方向及び前記第３方向に延伸する第１部材とを含む。前記第１部材は、前記第１方向及び前記第３方向に延伸し、前記第１半導体層に接する第１導電体と、少なくとも前記第１配線層と前記第１導電体との間、及び前記第２配線層と前記第１導電体との間に設けられた第１絶縁体と、前記第３方向において、前記第１導電体と前記第１半導体層との間に設けられた複数の第２絶縁体とを含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのブロックＢＬＫ０及びＢＬＫ１の平面図である。
図３における領域ＲＡの拡大図である。
図４のＩ－Ｉ’線に沿った断面図である。
図５のＩＶ－ＩＶ’に沿った断面図である。
図４のＩＩ－ＩＩ’線に沿った断面図である。
図４のＩＩＩ－ＩＩＩ’線に沿った断面図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
図３における領域ＲＡの拡大図である。
図１８のＶ－Ｖ’に沿った断面図である。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置１について説明する。以下では、半導体記憶装置１として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１構成
１．１．１半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置１の全体構成の一例について説明する。図１は、半導体記憶装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、メモリコア部１０と周辺回路部２０とを含む。
（【００１１】以降は省略されています）

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