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公開番号2024043163
公報種別公開特許公報(A)
公開日2024-03-29
出願番号2022148191
出願日2022-09-16
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/27 20230101AFI20240322BHJP()
要約【課題】半導体記憶装置の歩留まりの低下を抑制する。
【解決手段】実施形態の半導体記憶装置は、基板を含む第1チップ1-1と、Z方向に第1チップ1-1と並び、第1チップ1-1に接する第2チップ1-2と、を備え、第2チップ1-2は、Z方向に互いに離れて並ぶ複数の第1配線層、及びZ方向に延伸するメモリピラーMP、を有するメモリセルアレイ10を含み、第1チップ1-1及び第2チップ1-2の境界領域に設けられる複数の第1接続パッド39-1～39-3と、各々がZ方向に延伸し、複数の第1接続パッド39-1～39-3と接する複数の第1コンタクト38-1～38-3と、複数の第1コンタクト38-1～38-3と交差する第1絶縁体層58と、基板に平行な面内に複数の第1コンタクト38-1～38-3以外に第1絶縁体層58と並んで設けられ、かつ第1絶縁体層58と異なるストレスを有する第1部材BEと、を含む。
【選択図】図4
特許請求の範囲【請求項１】
基板を含む第１チップと、
前記基板の上面に垂直な第１方向に前記第１チップと並び、前記第１チップに接する第２チップと、
を備え、
前記第２チップは、
前記第１方向に互いに離れて並ぶ複数の第１配線層、及び前記複数の第１配線層を貫通し、前記第１方向に延伸するメモリピラー、を有するメモリセルアレイ、
を含み、
前記第１チップ及び前記第２チップの境界領域に設けられる複数の第１接続パッドと、
各々が前記第１方向に延伸し、前記複数の第１接続パッドと接する複数の第１コンタクトと、
前記複数の第１コンタクトと交差する第１絶縁体層と、
前記基板に平行な面内に前記複数の第１コンタクト以外に前記第１絶縁体層と並んで設けられ、かつ前記第１絶縁体層と異なるストレスを有する第１部材と、
を含む、
半導体記憶装置。
続きを表示（約 1,400 文字）【請求項２】
前記第１チップ及び前記第２チップの境界領域に設けられる複数の第２接続パッド、
をさらに備え、
前記複数の第１接続パッドは、前記第１チップに設けられ、前記複数の第２接続パッドは、前記第２チップに設けられ、かつ前記複数の第１接続パッドの上面が、前記複数の第２接続パッドの下面と接し、
前記複数の第１コンタクトは、前記複数の第１接続パッドの下面に接する、
請求項１記載の半導体記憶装置。
【請求項３】
前記第１チップ及び前記第２チップの境界領域に設けられる複数の第２接続パッド、
をさらに備え、
前記複数の第１接続パッドは、前記第２チップに設けられ、前記複数の第２接続パッドは、前記第１チップに設けられ、かつ前記複数の第１接続パッドの下面が、前記複数の第２接続パッドの上面と接し、
前記複数の第１コンタクトは、前記複数の第１接続パッドの上面に接する、
請求項１記載の半導体記憶装置。
【請求項４】
前記第１部材は、前記第１方向に見て、前記メモリセルアレイが設けられる領域と重なる部分を有する、
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
【請求項５】
前記第１部材は、前記第１絶縁体層よりも高い圧縮ストレスを有する、
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
【請求項６】
前記第１部材は、引張りストレスを有する、
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
【請求項７】
前記第１絶縁体層は、酸化シリコンを含む、
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
【請求項８】
基板を含む第１チップと、
前記基板の上面に垂直な第１方向に前記第１チップと並び、前記第１チップに接する第２チップと、
を備え、
前記第２チップは、
前記第１方向に互いに離れて並ぶ複数の第１配線層、及び前記複数の第１配線層を貫通し、前記第１方向に延伸するメモリピラー、を有するメモリセルアレイ
を含み、
前記第１方向における前記基板と前記メモリセルアレイとの間で前記第１方向に延伸し、かつ前記第１チップと前記第２チップを電気的に接続する複数の第１コンタクトと、
前記複数の第１コンタクトと交差する第１絶縁体層と、
各々が前記基板に平行な面内に前記第１絶縁体層と並んで設けられ、前記基板に平行な第２方向に延伸し、前記第１方向及び前記第２方向に直交する第３方向に互いに離れて並ぶ複数の第１部材と、ここで、前記複数の第１部材は、前記第１絶縁体層と異なるストレスを有する、
を含む、
半導体記憶装置。
【請求項９】
前記複数の第１配線層の各々は、前記第２方向に延伸する、
請求項８記載の半導体記憶装置。
【請求項１０】
前記メモリセルアレイは、
前記第２方向に延伸し、前記メモリピラーの前記第１方向における一端に接続される第２配線層
を含み、
前記複数の第１配線層の各々は、前記第３方向に延伸する、
請求項８記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られる。ＮＡＮＤ型フラッシュメモリにおいては、高集積化及び大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１５０１４７号公報
特開２０２１－０２８９５０号公報
特開２０２０－１５０２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の歩留まりの低下を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板を含む第１チップと、上記基板の上面に垂直な第１方向に上記第１チップと並び、上記第１チップに接する第２チップと、を備え、上記第２チップは、上記第１方向に互いに離れて並ぶ複数の第１配線層、及び上記複数の第１配線層を貫通し、上記第１方向に延伸するメモリピラー、を有するメモリセルアレイ、を含み、上記第１チップ及び上記第２チップの境界領域に設けられる複数の第１接続パッドと、各々が上記第１方向に延伸し、上記複数の第１接続パッドと接する複数の第１コンタクトと、上記複数の第１コンタクトと交差する第１絶縁体層と、上記基板に平行な面内に上記複数の第１コンタクト以外に上記第１絶縁体層と並んで設けられ、かつ上記第１絶縁体層と異なるストレスを有する第１部材と、を含む。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す断面図。
実施形態に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
実施形態に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す、図４のＺ方向に沿ったＶ－Ｖ線と同等の高さにおける半導体記憶装置の断面図。
実施形態に係る接続パッドの断面構造の一例を示す断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための上面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
第１変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
第１変形例に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す、図１９のＺ方向に沿ったＸＸ－ＸＸ線と同等の高さにおける半導体記憶装置の断面図。
第２変形例に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す断面図。
第３変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
第３変形例に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。また、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００８】
１実施形態
以下に、実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１構成
実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１メモリシステム
まず、メモリシステムの構成例について、図１を用いて説明する。図１は、実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
（【００１１】以降は省略されています）

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