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公開番号2024041688
公報種別公開特許公報(A)
公開日2024-03-27
出願番号2022160584
出願日2022-09-14
発明の名称半導体装置
出願人個人
代理人
主分類H01L 25/07 20060101AFI20240319BHJP(基本的電気素子)
要約【課題】三次元積層型半導体装置の提供。
【解決手段】異なるXY座標平面上に電極端子60を有する複数の半導体デバイス511～513、521からなる複数の半導体デバイス群51、52を電気的に接続した半導体装置1は、1つのXY座標平面上に設置した任意の半導体デバイスの電極端子と接続する複数の電気端子212と任意の電気端子間を接続する導電性パターン213とが1つの誘電体シート311上に設置された平面方向配線装置21、22、1つの誘電体シート上に垂直方向Zに開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列312と端子配列から継続する複数の導電性パターン313とを有する配線パターン群315、半導体デバイス群の電極端子占有平面外の空間に、少なくとも垂直方向に伸長する複数の導電性パターン314を含む配線パターン群316及び各配線パターン群を電気的に接続した垂直方向配線装置31、32を含む。
【選択図】図1
特許請求の範囲【請求項１】
ＸＹ座標平面上の任意の座標に電極端子を有する複数の半導体デバイスで構成される第１の半導体デバイス群と、前記第１の半導体デバイス群を有するＸＹ座標平面に対し垂直方向（Ｚ方向）に異なるＸＹ座標平面上の任意の座標に電極端子を有する複数の半導体デバイスで構成される第２の半導体デバイス群とを電気的に接続した半導体装置において、前記第１又は第２の半導体デバイス群における複数の半導体デバイスをＸＹ平面方向に電気的に接続する配線装置であって、１つのＸＹ座標平面上に設置した任意の前記半導体デバイスの電極端子と接続する複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが１つの誘電体シート上に設置された平面方向配線装置と、
前記第１の半導体デバイス群における任意の半導体デバイスと、前記第２の半導体デバイス群における任意の半導体デバイスとを垂直方向（Ｚ方向）に電気的に接続する配線装置であって、１つの誘電体シート上に垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列と、前記端子配列から継続する複数の導電性パターンとを有する第１の配線パターン群と、前記半導体デバイス群の電極端子占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターンを含む第２の配線パターン群とから成り、前記第１の配線パターン群と前記第２の配線パターン群とを電気的に接続した１つ又は複数の垂直方向配線装置とで構成されたこと
を特徴とする半導体装置
続きを表示（約 1,300 文字）【請求項２】
前記第１又は第２の半導体デバイス群と、前記第１又は第２の半導体デバイス群を構成するＸＹ座標平面に対し垂直方向（Ｚ方向）にそれぞれ異なるＸＹ座標平面上の任意の座標に電極端子を有する複数の半導体デバイスで構成されるＮ個（Ｎは整数）の第３以降の半導体デバイス群とを電気的に接続した半導体装置において、
前記第１若しくは第２若しくは第３以降の何れかの半導体デバイス群における複数の半導体デバイスをＸＹ平面方向に電気的に接続する配線装置であって、１つのＸＹ座標平面上に設置した任意の前記半導体デバイスの電極端子と接続する複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが１つの誘電体シート上に設置された平面方向配線装置と、
前記第１の半導体デバイス群における任意の半導体デバイスと、前記第２の半導体デバイス群における任意の半導体デバイスと、前記第３以降の複数の半導体デバイス群における任意の半導体デバイスとを垂直方向（Ｚ方向）に電気的に接続する配線装置であって、垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列と、前記端子配列から継続する複数の導電性パターンとを有する第１の配線パターン群と、前記半導体デバイス占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターンを含む第２の配線パターン群とから成り、前記第１の配線パターン群と前記第２の配線パターン群と前記第３以降の配線パターン群の何れかを電気的に接続した１つ又は複数の垂直方向配線装置とで構成されたこと
を特徴とする半導体装置
【請求項３】
前記平面方向配線装置又は垂直方向配線装置において、前記電気端子及び前記導電性パターンがメッキ又はエッチング加工により形成されたこと
を特徴とする請求項１又は２の何れか記載の半導体装置
【請求項４】
任意の１つの前記平面方向配線装置又は前記垂直方向配線装置において、２つ以上の前記導電性パターンの一部が段差を有して交差する配線交差部を有し、少なくとも前記配線交差部において各々の前記導電性パターン表面に独立して、又は複数の前記導体パターン表面に共通して誘電体膜を有すること
を特徴とする請求項１乃至３の何れか記載の半導体装置
【請求項５】
任意の１つの前記平面方向配線装置において、前記電気端子の一部又は全部に貫通穴を有すること
を特徴とする請求項１乃至４の何れか記載の半導体装置
【請求項６】
前記平面方向配線装置を、少なくとも、ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ（ＣＰＵ）とメモリーＩＣとの接続に、又は、ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ（ＧＰＵ）とメモリーＩＣとの接続に適用したこと
を特徴とする請求項１又は２の何れか記載の半導体装置
【請求項７】
前記垂直方向配線装置を、少なくとも、複数のＣＰＵ又は複数のＧＰＵの共通信号バス配線に適用したこと
を特徴とする請求項１又は２の何れか記載の半導体装置

発明の詳細な説明【技術分野】
【０００１】
本発明は、複数の半導体デバイスを接続搭載する半導体装置に関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
ＩｏＴ、ＡＩ、５Ｇ社会の到来と共に、これらに適用すべき半導体の多機能化、高機能化、小型化、低価格化が要求されている。このような要求を満たすべく、様々な半導体デバイスの実装形態が紹介されている。三次元（３Ｄ）積層と呼ばれているＴｈｒｏｕｇｈ－ＳｉｌｉｃｏｎＶｉａ（ＴＳＶ：シリコン貫通ビア）による垂直配線は、主としてＤＲＡＭ等の同種のＩＣ間接続に使用されている。一方、異種ＩＣ間の接続技術としては、多くは２．５次元（２．５Ｄ）積層と呼ばれる方法が一般的で、複数の異種ＩＣを同一パッケージ面に実装してシステム化し、一つのデバイスチップとしたものをＳｙｓｔｅｍＩｎａＰａｃｋａｇｅ（ＳｉＰ：システムインパッケージ）と称している。
【０００３】
ＳｉＰのさらなる高密度化・小型化を実現するパッケージング技術としては、上下間をＴＳＶ技術により導通可能にし、微細配線を備えたシリコン等を基材としたインターポーザをＩＣチップ側の微細端子接続・配線手段とし、さらに有機基材によるビルドアップ配線板等で装置ＰＣＢ側に接続する方法が多く採用されている（特許文献１）。さらに、シリコンブリッジと呼ばれている複数ＩＣ相互間の高密度信号接続のみにシリコン基板による高密度配線技術を適用し、それらのシリコン基板を有機材基板に埋め込み、電源・装置インターフェース信号等を有機基板内の配線が担う方法等（特許文献２）が実用化されている。
【０００４】
このように、ＳｉＰの高密度化・小型化を実現する手段としては、
▲１▼ＩＣチップ側の微細端子接続及び微細な再配線を実現する手段としての薄膜ウェハプロセス、
▲２▼シリコン基板上下の伝達手段としてのＴＳＶ技術、
▲３▼配線ピッチを広げ装置ＰＣＢ端子へ接続する手段としてのビルドアップ有機基板技術
の選択、組合せによるものが主流となっている。
【０００５】
しかしながら、特許文献１又は特許文献２に代表される従来の方法の特徴と問題点は、以下に示すようなものとなる。
１つには、搭載すべきＩＣ数が増加し又は入出力（Ｉ／Ｏ）端子数が増加し高密度になるほど、端子間の配線数を増加させるか、又はより多層化せざるを得ないため、製造コストの増大につながるものである。
又、上記端子間配線数を増やすためには配線の微細化（例えば配線幅２μｍクラス）が必要であり、そのためにはウェハプロセスによる製造工程を使用せざるを得ず、又、シリコン基板における表裏面の接続手段としてＴＳＶ技術が必須となり、製造コストの増大と歩留まりの低下につながる。
さらに、ウェハプロセスやＴＳＶ技術による配線基板と、有機基板技術による基板とを組み合わせることにより、特性の劣化や製造コストの増加、及び異種製造工程の混在による開発及び製造の長納期化にもつながっている。
【０００６】
一方、電鋳、いわゆるメッキ手法による微細形状形成技術は、近年では広範囲の分野への応用が開発されている。多数の半導体デバイス端子間を接続する手段として、半導体デバイス端子配列平面に対し、垂直方向に突出した端子及び配線を有する配線パターンシートと、半導体デバイス外部の共通配線を有する配線パターンシートとを接続することにより、複数の半導体デバイス間を水平方向又は垂直方向のいずれにも接続可能とする方法が報告されている（特許文献３，特許文献４）。当該発明は微細配線を可能としながら配線基板の多層化を排除する利点を有するものである。しかしながら、本方式によれば、同一平面上で交差する配線に対応し難いという問題があった。
【０００７】
さらに、１つの平面上に設置した半導体デバイス端子に接続する複数の電気端子と、それらの電気端子間を接続する導電性パターンとが電鋳又はエッチング加工により形成された配線装置において、２つ以上の導電性パターンの一部がＺ方向に段差を有して交差する交差部を有することにより、シリコンプロセスに依存しない微細配線を可能としながら複数の半導体デバイスの接続における配線基板の多層化を排除することにより、高密度な配線装置を低コストで提供するものが紹介されている。（特許文献５）しかしながら、本方式によれば、垂直方向に配線する半導体デバイスには対応し難いという問題があった。
【先行技術文献】
【特許文献】
【０００８】
特開２００９－１１０９８３号公報
特開２０１４－１７９６１３号公報
特開２０２１－１１１８３４１号公報
特開２０２１－１２１０１１号公報
特願２０２２－１０９３３９号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、従来の微細配線の多層基板化の問題点を解決するものであり、垂直方向（Ｚ方向）に異なるＸＹ座標平面上の座標に電極端子を有する複数の半導体デバイスで構成される半導体デバイス群どうしを、平面方向かつ垂直方向に電気的に接続する半導体装置において、複数の半導体デバイスを平面方向に配線接続する手段として、半導体デバイスの電極端子と接続する複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが、電鋳又はエッチング加工により１つの誘電体シート上に形成され、単一の誘電体シート上で複数の交差配線部を含む配線パターンを構成した平面方向配線装置と、複数の半導体デバイスを垂直方向に配線接続する手段として、垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列と、前記端子配列から継続する複数の導電性パターンとを有する第１の配線パターン群と、前記半導体デバイス群の電極端子占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターンを含む第２の配線パターン群とから成り、前記第１の配線パターン群と前記第２の配線パターン群とを電気的に接続した構成による垂直方向配線装置とを組み合わせることにより、シリコンプロセスに依存しない微細配線を可能としながら複数の半導体デバイスの接続における配線基板の多層化を排除することにより、高密度な配線装置を低コストで提供することができる。
本発明により、例えば、ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ（ＣＰＵ）、ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ（ＧＰＵ）、メモリー等の半導体デバイスを同時に、かつ垂直方向に多段に、すなわち三次元（３Ｄ）積層搭載することが可能となり、コンピュータ等のシステム構成において、小型化・低コスト化を実現することができる。
【課題を解決するための手段】
【００１０】
本発明は、ＸＹ座標平面上の任意の座標に電極端子を有する複数の半導体デバイスで構成される第１の半導体デバイス群と、前記第１の半導体デバイス群を有するＸＹ座標平面に対し垂直方向（Ｚ方向）に異なるＸＹ座標平面上の任意の座標に電極端子を有する複数の半導体デバイスで構成される第２の半導体デバイス群とを電気的に接続した半導体装置において、
前記第１又は第２の半導体デバイス群における複数の半導体デバイスをＸＹ平面方向に電気的に接続する配線装置であって、１つのＸＹ座標平面上に設置した任意の前記半導体デバイスの電極端子と接続する複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが１つの誘電体シート上に設置された平面方向配線装置と、
前記第１の半導体デバイス群における任意の半導体デバイスと、前記第２の半導体デバイス群における任意の半導体デバイスとを垂直方向（Ｚ方向）に電気的に接続する配線装置であって、１つの誘電体シート上に垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列と、前記端子配列から継続する複数の導電性パターンとを有する第１の配線パターン群と、前記半導体デバイス群の電極端子占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターンを含む第２の配線パターン群とから成り、前記第１の配線パターン群と前記第２の配線パターン群とを電気的に接続した１つ又は複数の垂直方向配線装置とで構成される手段を有するため、
垂直方向（Ｚ方向）に異なるＸＹ座標平面上の座標に電極端子を有する複数の半導体デバイスで構成される半導体デバイス群どうしを、垂直方向に実装し、かつ、平面方向及び垂直方向に電気的に接続することが可能となる。
（【００１１】以降は省略されています）

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