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公開番号2024039485
公報種別公開特許公報(A)
公開日2024-03-22
出願番号2022144078
出願日2022-09-09
発明の名称半導体記憶装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20240314BHJP()
要約【課題】ワード線の短絡および撓みを抑制する、半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体記憶装置は、材料膜を備える。第1積層体は、材料膜上に設けられ、第1絶縁膜と第1導電膜とが第1方向に交互に積層されている。第1柱状体は、第1積層体内を第1方向に延伸する第1半導体部、および、該第1半導体部の外周面上に設けられた第1絶縁体部を含む。複数の第2柱状体は、第1積層体内を第1方向に延伸し、材料膜に達する絶縁体で構成されている。複数の第2柱状体は、底面の一部が材料膜へ突出している。第3柱状体は、第1積層体内を第1方向に延伸し、隣接する複数の第2柱状体の間に設けられ、第1導電膜のいずれかに接続する導電体を含む。
【選択図】図7
特許請求の範囲【請求項１】
材料膜と、
前記材料膜上に設けられ、第１絶縁膜と第１導電膜とが第１方向に交互に積層された第１積層体と、
前記第１積層体内を前記第１方向に延伸する第１半導体部、および、該第１半導体部の外周面上に設けられた第１絶縁体部を含む第１柱状体と、
前記第１積層体内を前記第１方向に延伸し、前記材料膜に達する絶縁体で構成された複数の第２柱状体であって、底面の一部が前記材料膜へ突出している複数の第２柱状体と、
前記第１積層体内を前記第１方向に延伸し、隣接する前記複数の第２柱状体の間に設けられ、前記第１導電膜のいずれかに接続する導電体を含む第３柱状体と、を備える半導体記憶装置。
続きを表示（約 1,200 文字）【請求項２】
材料膜と、
前記材料膜上に設けられ、第１絶縁膜と第１導電膜とが第１方向に交互に積層された第１積層体と、
前記第１積層体内を前記第１方向に延伸する第１半導体部、および、該第１半導体部の外周面上に設けられた第１絶縁体部を含む第１柱状体と、
前記第１積層体内を前記第１方向に延伸し、前記材料膜に達する絶縁体で構成された複数の第２柱状体であって、前記第１絶縁膜が該第２柱状体の側面から中心に向かって突出している複数の第２柱状体と、
前記第１積層体内を前記第１方向に延伸し、隣接する前記複数の第２柱状体の間に設けられ、前記第１導電膜のいずれかに接続する導電体を含む第３柱状体と、を備える半導体記憶装置。
【請求項３】
前記第２柱状体の底面の一部が前記材料膜へ突出している、請求項２に記載の半導体記憶装置。
【請求項４】
前記第２柱状体と前記第３柱状体は互いに接触している、請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記第２柱状体は、前記第３柱状体と前記材料膜との間において、前記第３柱状体の外縁から該第３柱状体の中心に向かって突出しており、
前記第１方向から見た平面視において、前記第２柱状体と前記第３柱状体とは部分的に重複している、請求項１または請求項２に記載の半導体記憶装置。
【請求項６】
前記第１方向から見た平面視において、前記第３柱状体は略円形の形状を有し、前記第２柱状体は略円形の円弧の一部または略円形の円弧の複数の部分を切り欠いた形状を有する、請求項４に記載の半導体記憶装置。
【請求項７】
材料膜上に、第１絶縁膜と第１犠牲膜とを交互に第１方向に積層して第１積層体を形成し、
前記第１積層体内を前記第１方向に延伸する第１半導体部と該第１半導体部の外周面上に設けられた第１絶縁体部とを含む第１柱状体を形成し、
前記第１積層体内を前記第１方向へ延伸し、前記第１絶縁膜または前記第１犠牲膜のいずれかに達する第１ホールを形成し、
前記第１ホール内に第２犠牲膜を充填し、
前記第１積層体内を前記第１方向へ貫通して前記材料膜に達する第２ホールを、前記第１ホールから離間した位置に形成し、
前記第２ホールの内側面をエッチングして該第２ホールの径を広げ、
前記第２ホール内に絶縁体を充填して第２柱状体を形成し、
前記第１犠牲膜を第１導電膜に置換し、
前記第２犠牲膜を導電体に置換して第３柱状体を形成する、ことを具備する半導体記憶装置の製造方法。
【請求項８】
前記第２ホールの内側面のエッチングにおいて、前記第２ホールを前記第1ホールに繋げ、
前記第２犠牲膜と前記材料膜との間の前記第１積層体を、前記第1ホールの外縁から該第1ホールの中心に向かってエッチングする、請求項７に記載の方法。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置およびその製造方法に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルを３次元的に配置した立体型メモリセルアレイを有する場合がある。立体型メモリセルアレイには、ワード線の形成時にメモリセルアレイの倒壊または撓みを防ぐために支柱が設けられている。この場合、ワード線に接続されるコンタクトの形成工程において、コンタクトホールが支柱に重複し、コンタクトホールの底部の支柱の部分にボイドまたは突起部が発生する場合がある。これは、異なる階層のワード線同士がコンタクトを介して短絡する原因となり得る。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１０５３５６０４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ワード線の短絡および撓みを抑制する、半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る半導体記憶装置は、材料膜を備える。第１積層体は、材料膜上に設けられ、第１絶縁膜と第１導電膜とが第１方向に交互に積層されている。第１柱状体は、第１積層体内を第１方向に延伸する第１半導体部、および、該第１半導体部の外周面上に設けられた第１絶縁体部を含む。複数の第２柱状体は、第１積層体内を第１方向に延伸し、材料膜に達する絶縁体で構成されている。複数の第２柱状体は、底面の一部が材料膜へ突出している。第３柱状体は、第１積層体内を第１方向に延伸し、隣接する複数の第２柱状体の間に設けられ、第１導電膜のいずれかに接続する導電体を含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成例を示すブロック図。
第１実施形態に係る半導体記憶装置のメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置のメモリ領域の一部の平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置のメモリ領域の一部の断面の構造を示す断面図。
第１実施形態に係る半導体記憶装置のメモリピラーの断面の構造を示す断面図。
第１実施形態に係る半導体記憶装置の支持ピラーおよびコンタクトプラグの断面の構造を示す断面図。
第１実施形態に係る半導体記憶装置の支持ピラーおよびコンタクトプラグの位置関係示す平面図。
第１実施形態に係る半導体記憶装置の支持ピラーおよびコンタクトプラグの位置関係示す断面図。
第１実施形態に係る半導体記憶装置の製造方法を図示する断面図。
図９に続く、半導体記憶装置の製造方法を図示する断面図。
図１０に続く、半導体記憶装置の製造方法を図示する断面図。
図１１に続く、半導体記憶装置の製造方法を図示する断面図。
図１２に続く、半導体記憶装置の製造方法を図示する断面図。
図１３に続く、半導体記憶装置の製造方法を図示する断面図。
図１４に続く、半導体記憶装置の製造方法を図示する断面図。
図１５に続く、半導体記憶装置の製造方法を図示する断面図。
図１６に続く、半導体記憶装置の製造方法を図示する断面図。
図１７に続く、半導体記憶装置の製造方法を図示する断面図。
図１８に続く、半導体記憶装置の製造方法を図示する断面図。
図１９に続く、半導体記憶装置の製造方法を図示する断面図。
図２０に続く、半導体記憶装置の製造方法を図示する断面図。
第２実施形態による半導体記憶装置の製造方法の一例を示す断面図。
図２２に続く、半導体記憶装置の製造方法を図示する断面図。
メモリの詳細な構成例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
（半導体記憶装置１００の構成）
図１は、第１実施形態に係る半導体記憶装置１００の構成例を示すブロック図である。半導体記憶装置１００は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリ等であり、外部のメモリコントローラ１００２によって制御される。半導体記憶装置１００とメモリコントローラ１００２との間の通信は、例えば、ＮＡＮＤインターフェース規格をサポートしている。
【０００９】
図１に示すように、半導体記憶装置１００は、例えば、メモリセルアレイ１０、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、および、センスアンプモジュール１０１６を備えている。
【００１０】
メモリセルアレイ１０は、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することができる複数のメモリセルの集合であり、例えば、データの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線および複数のワード線が設けられる。各メモリセルは、例えば、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構造は後述する。
（【００１１】以降は省略されています）

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