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公開番号2025137746
公報種別公開特許公報(A)
公開日2025-09-19
出願番号2025123455,2024078267
出願日2025-07-23,2015-03-27
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 30/66 20250101AFI20250911BHJP()
要約【課題】高いアバランシェ耐量を得ることができるトレンチゲート構造を有する半導体装置を提供すること。
【解決手段】SiC基板2と、MISトランジスタと、ゲートフィンガー部4においてゲートトレンチ9の延長部で構成された複数の第1ゲートフィンガートレンチ11と、ゲートトレンチ9および第1ゲートフィンガートレンチ11にゲート絶縁膜23を介して埋め込まれたゲート電極22と、ソースパッド5とSiC基板2との間に形成された電極膜残渣50と、電極膜残渣50とSiC基板2との間に形成された絶縁膜残渣49とを含み、電極膜残渣50は、絶縁膜残渣49上に存在しており、ソースパッド5は、SiC基板2に形成されたp⁺型チャネルコンタクト領域16、および互いに隣り合うゲートトレンチ9の間の電極膜残渣50に接している、半導体装置1を提供する。
【選択図】図2A
特許請求の範囲【請求項１】
アクティブ部およびゲートフィンガー部を含む半導体層と、
前記アクティブ部に形成されたＭＩＳトランジスタであって、ゲートトレンチと、前記ゲートトレンチの側面に順に沿う第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドレイン領域とを含むＭＩＳトランジスタと、
前記チャネル領域に連なるように形成され、前記ドレイン領域において、前記半導体層の裏面側に向かって前記チャネル領域および前記ゲートトレンチよりも深い位置まで延びる第２導電型の第１不純物領域と、
前記ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第１ゲートフィンガートレンチと、
前記ゲートトレンチおよび前記第１ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、
前記第１ゲートフィンガートレンチの少なくとも底部に形成された第２導電型の第１底部不純物領域と、
前記ゲート電極電気的に接続されたゲートフィンガーと、
隣り合う前記第１ゲートフィンガートレンチの間において、前記第１ゲートフィンガートレンチの底部よりも深く形成された第２導電型の電界緩和領域とを含む、半導体装置。
続きを表示（約 1,700 文字）【請求項２】
隣り合う前記第１ゲートフィンガートレンチの間に形成され、前記ゲートトレンチと一体的な第２ゲートフィンガートレンチとをさらに含み、
前記電界緩和領域は、前記第２ゲートフィンガートレンチの少なくとも底部に形成された第２導電型の第２底部不純物領域をさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記第２ゲートフィンガートレンチは、前記第１ゲートフィンガートレンチに沿って延びている、請求項２に記載の半導体装置。
【請求項４】
隣り合う前記第１ゲートフィンガートレンチの間の領域は、一方の前記第１ゲートフィンガートレンチから他方の前記第１ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、
隣り合う前記第１ゲートフィンガートレンチの間の前記領域は、前記平坦領域において前記第１ゲートフィンガートレンチの底部よりも浅く形成された第２導電型の表面部不純物領域をさらに含み、
前記電界緩和領域は、前記表面部不純物領域に連なるように形成された領域を含む、請求項１に記載の半導体装置
【請求項５】
隣り合う前記第１ゲートフィンガートレンチの間の領域は、一方の前記第１ゲートフィンガートレンチから他方の前記第１ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、
隣り合う前記第１ゲートフィンガートレンチの間の前記領域は、前記平坦領域において前記第１ゲートフィンガートレンチの底部よりも浅く形成された第２導電型の表面部不純物領域をさらに含み、
前記電界緩和領域は、前記表面部不純物領域の下方に間隔を空けて形成された領域を含む、請求項１に記載の半導体装置。
【請求項６】
隣り合う前記第１ゲートフィンガートレンチの間の領域は、一方の前記第１ゲートフィンガートレンチから他方の前記第１ゲートフィンガートレンチまで前記半導体層の表面が連続する平坦領域を含み、
隣り合う前記第１ゲートフィンガートレンチの間の前記領域は、前記平坦領域において前記第１底部不純物領域の底部と同じ深さで形成された第２導電型の第２不純物領域をさらに含み、
隣り合う前記第１ゲートフィンガートレンチの間の前記領域は、前記第２不純物領域により完全に覆われている、請求項１に記載の半導体装置。
【請求項７】
前記ＭＩＳトランジスタは、隣り合う前記ゲートトレンチの間の単位セルにおいて前記ソース領域に隣接して形成された第２導電型のチャネルコンタクト領域と、前記単位セルの前記チャネル領域の内側の領域に形成された第２導電型のピラー層とをさらに含み、
前記ピラー層は、前記チャネル領域に連なるように形成され、前記ドレイン領域において、前記半導体層の裏面側に向かって前記チャネル領域および前記ゲートトレンチよりも深い位置まで延びている、請求項１～６のいずれか一項に記載の半導体装置。
【請求項８】
前記ゲートフィンガー部は、前記アクティブ部を取り囲んでおり、
前記半導体装置は、前記アクティブ部を覆うソースメタルと、ゲートパッドとをさらに含み、
前記ソースメタルの周縁部には、前記ゲートフィンガー部に沿って前記ソースメタルの中央部を取り囲む除去領域が形成されており、
前記ゲートパッドは、前記除去領域に形成されており、
前記ゲートフィンガーは、前記ゲートパッドから前記除去領域の全体に渡って延びている、請求項１～７のいずれか一項に記載の半導体装置。
【請求項９】
前記ソースメタル、前記ゲートパッドおよび前記ゲートフィンガーは、アルミニウムにより形成されている、請求項８に記載の半導体装置。
【請求項１０】
一対の前記ゲートフィンガーが、前記ゲートパッドに対して対称な形状で形成されている、請求項８または９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
たとえば、特許文献１は、アクティブセルアレイおよびゲートバスエリアが形成されたエピタキシャル層と、アクティブセルアレイに形成されたゲートトレンチと、ゲートトレンチに形成されたゲート酸化膜と、ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、ゲートバスエリアに形成され、ゲートトレンチと繋がるトレンチと、ゲートバスエリアにおいてエピタキシャル層の表面を覆うようにトレンチに埋め込まれたポリシリコンからなるゲートバス（ゲートフィンガー）とを含む、トレンチゲート縦型ＭＯＳＦＥＴを開示している。
【先行技術文献】
【特許文献】
【０００３】
特表２００６－５２００９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トランジスタにおいて高いアバランシェ耐量を得るためには、アクティブ部のｐｎ接合でアバランシェ降伏を生じさせる必要がある。つまり、アバランシェ降伏時（高電圧印加時）に、アクティブ部よりも絶縁破壊耐量が低いゲートフィンガー部に電界が集中してしまうと、ゲートフィンガー部が先に破壊に至るため、十分なアバランシェ耐量を得ることは困難である。
【０００５】
本発明の一実施形態は、高いアバランシェ耐量を得ることができるトレンチゲート構造を有する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、アクティブ部を含み、ＳｉＣからなる半導体層と、前記アクティブ部に形成された複数のＭＩＳトランジスタであって、前記アクティブ部は複数のゲートトレンチによって複数の単位セルに区画されており、各前記ＭＩＳトランジスタが、前記ゲートトレンチの側面に順に沿う第１導電型のソース領域、第２導電型のチャネル領域および第１導電型のドレイン領域を含むＭＩＳトランジスタと、ゲートフィンガー部において前記ゲートトレンチの延長部で構成された複数の第１ゲートフィンガートレンチと、前記ゲートトレンチおよび前記第１ゲートフィンガートレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記第１ゲートフィンガートレンチの少なくとも底部に形成された第２導電型の第１底部不純物領域であって、前記第１底部不純物領域の底部の少なくとも一部が、断面視において前記半導体層の表面に沿う水平直線を形成するように同じ深さになっている第１底部不純物領域と、前記複数の第１ゲートフィンガートレンチおよび前記ゲート電極に電気的に接続されたゲート導電層と、前記半導体層上に形成されたソース電極と、隣り合う前記ゲートトレンチの間において前記半導体層上に形成された非導電材料を含む第１膜と、前記ソース電極と前記第１膜との間に形成された第１導電膜とを含み、前記ソース電極は、前記半導体層の厚さ方向に突出する突出部を有し、前記半導体層の厚さ方向に交差する方向において、前記第１導電膜との間に境界を形成しており、前記ゲート導電層は、少なくとも前記ゲートフィンガー部に形成され、前記ゲート電極に接続されたゲートフィンガーを含み、前記第１ゲートフィンガートレンチは、前記ゲートフィンガーの下方で前記ゲートフィンガーを横切って外側まで延びるライン形状に形成されている、半導体装置を提供する。
【図面の簡単な説明】
【０００７】
図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置の模式的な平面図である。図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。
図２Ａは、前記半導体装置の断面図（図１（ｂ）のIIA－IIA線断面図）である。
図２Ｂは、前記半導体装置の断面図（図１（ｂ）のIIB－IIB線断面図）である。
図２Ｃは、前記半導体装置の断面図（図１（ｂ）のIIC－IIC線断面図）である。
図２Ｄは、前記半導体装置の断面図（図１（ｂ）のIID－IID線断面図）である。
図３は、前記半導体装置のゲートフィンガー部の拡大断面図である。
図４は、前記半導体装置の製造方法を説明するためのフロー図である。
図５は、上部エッジに傾斜面を形成する工程を説明するための図である。
図６は、上部エッジに円形面を形成する工程を説明するための図である。
図７は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。
図８は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。
図９は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。
図１０は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。
図１１は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための平面図である。
図１２は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。
図１３は、前記半導体装置のゲートフィンガー部の一実施形態を説明するための断面図である。
図１４は、前記半導体装置のアクティブ部の一実施形態を説明するための断面図である。
図１５は、前記半導体装置のアクティブ部の一実施形態を説明するための図である。
【発明を実施するための形態】
【０００８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【０００９】
図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。
【００１０】
半導体装置１は、ＳｉＣ（炭化シリコン）を用いたパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)素子（個別素子）を含む。たとえば、図１の紙面における半導体装置１の上下方向の長さは１ｍｍ程度である。
（【００１１】以降は省略されています）

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