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公開番号2025113286
公報種別公開特許公報(A)
公開日2025-08-01
出願番号2025081047,2024091924
出願日2025-05-14,2014-05-16
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H03K 19/17736 20200101AFI20250725BHJP(基本電子回路)
要約【課題】動作速度の低減を抑えつつ、低消費電力化を実現できる、プログラマブルロジッ
クデバイスの提供。
【解決手段】第1回路と、第2回路と、上記第1回路と上記第2回路の電気的な接続をゲ
ートの電位に従って制御する第1トランジスタと、第1ノードへの信号の供給を制御する
第1スイッチと、第2ノードへの上記信号の供給を制御する第2スイッチと、ソース及び
ドレインの一方とゲートとが上記第1ノードに電気的に接続されており、なおかつ、上記
ソース及び上記ドレインの他方が上記第2ノードに電気的に接続されている第2トランジ
スタと、上記第1ノードに供給された上記信号の電位を保持する容量素子と、を有するプ
ログラマブルロジックデバイス。
【選択図】図1
特許請求の範囲【請求項１】
第１のトランジスタと、第２のトランジスタと、を有し、
シリコンを含み、かつ、前記第１のトランジスタのチャネル形成領域を有する半導体基板と、
前記半導体基板の上方に配置された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上方に配置された、前記第１のトランジスタのゲート電極と、
前記第１のゲート絶縁膜の上方に配置され、かつ、前記第１のトランジスタのゲート電極の上方に配置された第１の絶縁膜と、
前記第１の絶縁膜の開口部に配置され、かつ、前記半導体基板が有する不純物領域と電気的に接続される第１の導電膜と、
前記第１の絶縁膜の上方に配置され、かつ、前記第１の導電膜と電気的に接続される第２の導電膜と、
前記第２の導電膜の上方に配置され、かつ、前記第１の絶縁膜の上方に配置された第２の絶縁膜と、
前記第２の絶縁膜の上方に配置された酸化物半導体膜と、
前記酸化物半導体膜の上方に配置され、かつ、前記第２の絶縁膜の上方に配置された前記第２のトランジスタのソース電極及びドレイン電極と、
前記酸化物半導体膜の上方に配置され、かつ、前記第２のトランジスタのソース電極及びドレイン電極の上方に配置された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上方に配置された、前記第２のトランジスタのゲート電極と、を有し、
前記第２のトランジスタのソース電極及びドレイン電極のいずれか一方は、前記第２の導電膜と電気的に接続される、
半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は半導体装置に関する。例えば、本発明は、ハードウェアの構成を変更
することができるプログラマブルロジックデバイスと、上記プログラマブルロジックデバ
イスを用いた半導体装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
プログラマブルロジックデバイス（ＰＬＤ：ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃ
Ｄｅｖｉｃｅ）は、適当な規模の論理回路（論理ブロック、プログラマブルロジックエレ
メント）どうしが配線リソースにより電気的に接続された構成を有しており、各論理ブロ
ックの機能や、論理ブロック間の接続構造を、製造後において変更できることを特徴とす
る。各論理ブロックの機能と、配線リソースにより構成される論理ブロック間の接続構造
とは、コンフィギュレーションデータにより定義され、上記コンフィギュレーションデー
タは、各論理ブロックが有するレジスタ、または配線リソースが有するレジスタに格納さ
れる。以下、コンフィギュレーションデータを格納するためのレジスタを、コンフィギュ
レーションメモリと呼ぶ。
【０００３】
下記の非特許文献１には、ＳＲＡＭセルがアイソレータートランジスタを介してパスト
ランジスタのゲートに接続された回路により、配線リソースが構成されたＦＰＧＡ（Ｆｉ
ｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）について記載されている。
【先行技術文献】
【非特許文献】
【０００４】
Ｆ．ＥｓｌａｍｉａｎｄＭ．Ｓｉｍａ，”ＣａｐａｃｉｔｉｖｅＢｏｏｓｔｉｎｇｆｏｒＦＰＧＡＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎＮｅｔｗｏｒｋｓ” Ｉｎｔ．Ｃｏｎｆ．ｏｎＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃａｎｄＡｐｐｌｉｃａｔｉｏｎｓ，２０１１，ｐｐ．４５３－４５８．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、低消費電力であることと、高速動作が可能であることとは、プログラマブル
ロジックデバイスなどの半導体装置の性能を評価する上で共に重要なポイントである。し
かし、半導体装置の低消費電力化を図るために電源電圧を小さくすると、トランジスタの
オン電流が小さくなるので、半導体装置の動作速度も低くなってしまう。すなわち、消費
電力の低減と動作速度の向上とはトレードオフの関係にあり、動作速度を考慮すると、低
消費電力化のためだけに、単純に電源電圧を小さくすることはできない。
【０００６】
また、ｎチャネル型のトランジスタを介して半導体装置内のノードに与えられるハイレ
ベルの電位は、当該トランジスタの閾値電圧分降下する。よって、消費電力を低減するた
めに半導体装置の電源電圧を小さくすると、半導体装置内部のノードにおける電位が低く
なりすぎて、半導体装置から出力される信号の論理レベルが変化するため、データの信頼
性が低下しやすい。
【０００７】
上述したような技術的背景のもと、本発明の一態様は、動作速度の低減を抑えつつ、低
消費電力化を実現できる、プログラマブルロジックデバイス、プログラマブルスイッチ、
または半導体装置の提供を、課題の一つとする。或いは、本発明の一態様は、正常な動作
を確保しつつ、低消費電力化を実現できる、プログラマブルロジックデバイス、プログラ
マブルスイッチ、または半導体装置の提供を、課題の一つとする。
【課題を解決するための手段】
【０００８】
本発明の一態様では、第１スイッチを介して第１ノードに電荷を蓄積させることで、半
導体装置へのデータの書き込みを行う。また、第２スイッチを介して、第２ノードに電荷
を蓄積させることで、半導体装置への上記データの書き込みを行う。第２ノードには第１
トランジスタのゲートが接続されている。そして、第１ノードと第２ノードとの電気的な
接続は、ゲートが第１ノードに電気的に接続された第２トランジスタにより制御されるも
のとする。また、第１ノードには、容量素子が電気的に接続されている。
【０００９】
また、本発明の一態様では、第１スイッチ及び第２スイッチは、オフ電流が著しく小さ
いものとする。また、第２トランジスタのオフ電流は、著しく小さいものとする。上記構
成により、第１スイッチ及び第２トランジスタが非導通状態のとき、第１ノードを他の電
極や配線との間における絶縁性が極めて高い浮遊状態とすることができる。また、上記構
成により、第２スイッチ及び第２トランジスタが非導通状態のとき、第２ノードを他の電
極や配線との間における絶縁性が極めて高い浮遊状態とすることができる。よって、第１
スイッチ及び第２スイッチと、第２トランジスタとが非導通状態のとき、上記第１ノード
及び上記第２ノードにおいて、データを含む信号の電位が保持される。
【００１０】
そして、上記信号の電位がハイレベルである場合において、第１スイッチ及び第２スイ
ッチと、第２トランジスタとが非導通状態であるとき、時間の経過に伴って第２ノードの
電位が降下すると第２トランジスタを介して保持容量に蓄積されている電荷が第２ノード
に供給されるため、第２ノードの電位が降下するのを防ぐことができる。
（【００１１】以降は省略されています）

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