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公開番号2025100432
公報種別公開特許公報(A)
公開日2025-07-03
出願番号2024218417
出願日2024-12-13
発明の名称アレイレジスタへのアクセスを必要とする命令の実行
出願人アーム・リミテッド
代理人弁理士法人浅村特許事務所
主分類G06F 9/34 20180101AFI20250626BHJP(計算;計数)
要約【課題】アレイレジスタへアクセスする命令のスループを改善する装置、システム、チップ含有製品、方法及び媒体を提供する。
【解決手段】装置10は、制御回路16と、レジスタ14と、処理回路12と、を備える。レジスタ14に加えて、装置10は、アレイ領域18(A)～18(D)を含む複数のアレイ領域へと分割されたアレイレジスタ18を備える。制御回路は、2つ以上のアレイ領域へのアクセスを必要とする命令の受信に応答して、命令を2つ以上の実行部分へと分解し、各々が2つ以上のアレイ領域のうちの1つに対応し、各実行部分について、実行部分がハザードフリーで処理され得ることが予測されるまで実行部分の発行を遅延させ、各実行部分がハザードフリーで処理されることが予測されることに基づいて、異なるサイクルにおいて2つ以上の実行部分を発行する。
【選択図】図1
特許請求の範囲【請求項１】
データを記憶するように構成された複数のレジスタであって、複数のアレイ領域を含む少なくとも１つのアレイレジスタを含む、複数のレジスタと、
発行された命令を受信し、前記発行された命令において識別された処理動作を実行するように構成された処理回路と、
前記処理回路による実行に先立って、１つ以上の命令を記憶するバッファ回路を含む制御回路であって、前記制御回路は、前記複数のアレイ領域のうちの２つ以上のアレイ領域へのアクセスを必要とする命令の受信に応答して、
前記命令を２つ以上の実行部分へと分解し、前記２つ以上の実行部分の各々が前記２つ以上のアレイ領域のうちの１つに対応し、
前記２つ以上の実行部分の各実行部分について、前記実行部分が前記処理回路によってハザードフリーで処理され得ることが予測されるまで、前記発行された命令のうちの１つとして前記実行部分を発行することを遅延させ、前記制御回路は、前記２つ以上の実行部分の各々がハザードフリーで処理され得ると予測されるときに基づいて選択された異なるサイクルで、前記命令の前記２つ以上の実行部分を発行することが可能である、制御回路と、を備える、装置。
続きを表示（約 1,300 文字）【請求項２】
前記アレイレジスタは、第１のアレイ方向及び第２のアレイ方向における座標によって識別されるデータ要素を記憶する二次元アレイレジスタである、請求項１に記載の装置。
【請求項３】
前記アレイレジスタは、前記第１のアレイ方向及び前記第２のアレイ方向の両方において、アレイ領域へと再分割される、請求項２に記載の装置。
【請求項４】
前記第１のアレイ方向における前記アレイレジスタの再分割の数と、前記第２のアレイ方向における前記アレイレジスタの再分割の数とが、異なる、請求項３に記載の装置。
【請求項５】
前記命令は、前記アレイレジスタ内の少なくとも１つの位置範囲を識別し、
前記制御回路は、各実行部分について、前記実行部分が前記処理回路によってハザードフリーで処理され得る前の遅延を予測するように構成されており、前記遅延は、少なくとも、前記少なくとも１つの位置範囲と重複する前記アレイレジスタ内の位置を指定する現在実行中の命令を前記処理回路が処理するための、残りの命令サイクルの予測数を含む、
請求項１～４のいずれか一項に記載の装置。
【請求項６】
前記制御回路は、各実行部分を処理するために必要とされる保留中の命令サイクルの数の指示を記憶するように構成されており、
前記遅延は、少なくとも、前記残りの命令サイクルの予測される数と、前記少なくとも１つの位置範囲と重複する前記アレイレジスタ内の位置を指定する、前記バッファ回路に記憶された前の実行部分を処理するのに必要な保留中の命令サイクルの数と、の合計を含む、
請求項５に記載の装置。
【請求項７】
前記制御回路は、前記少なくとも１つの位置範囲と重複しない前記アレイレジスタの不要なアレイ領域を決定し、前記不要なアレイ領域に対応する前記実行部分の生成を省略するように構成されている、
請求項５又は６に記載の装置。
【請求項８】
前記制御回路は、複数の遅延カウンタを維持するように構成されており、前記複数の遅延カウンタは、前記２つ以上の実行部分のうちの１つについての前記遅延を示し、
前記複数の遅延カウンタの各々は、前記残りの命令サイクルの予測数がゼロ未満であるという決定に応答して、前記残りの命令サイクルの予測数の負のカウントを維持する、
請求項５～７のいずれか一項に記載の装置。
【請求項９】
前記遅延は、前記実行部分に対応する前記２つ以上のアレイ領域のうちの前記１つについての予測されるアレイ領域固有遅延を含む、請求項５～８のいずれか一項に記載の装置。
【請求項１０】
前記処理回路は、前記発行された命令の受信と前記発行された命令がハザードフリーで実行され得る命令サイクルとの間の命令サイクルの数を示すフィードバック情報を発行するように構成されており、
前記制御回路は、前記フィードバック情報に基づいて、前記予測されるアレイ領域固有遅延を調整するように構成されている、
請求項９に記載の装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、データ処理に関する。更に、本発明は、装置、システム、チップ含有製品、方法、及び非一時的コンピュータ可読記憶媒体に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
装置によっては、アレイレジスタを含む複数のレジスタを備えるものがある。
【発明の概要】
【０００３】
本技術の第１の態様によれば、
データを記憶するように構成された複数のレジスタであって、複数のアレイ領域を含む少なくとも１つのアレイレジスタを含む、複数のレジスタと、
発行された命令を受信し、当該発行された命令において識別された処理動作を実行するように構成された処理回路と、
当該処理回路による実行に先立って１つ以上の命令を記憶するバッファ回路を備える制御回路であって、当該制御回路は、当該複数のアレイ領域のうちの２つ以上のアレイ領域へのアクセスを必要とする命令の受信に応答して、
当該命令を２つ以上の実行部分へと分解し、当該２つ以上の実行部分の各々は、当該２つ以上のアレイ領域のうちの１つに対応し、
当該２つ以上の実行部分の各実行部分について、当該実行部分が当該処理回路によってハザードフリーで処理され得ることが予測されるまで、当該発行された命令のうちの１つとして当該実行部分を発行することを遅延させ、当該制御回路は、当該２つ以上の実行部分の各々がハザードフリーで処理され得ると予測されるときに基づいて選択された異なるサイクルで、当該命令の当該２つ以上の実行部分を発行することが可能である、制御回路と、を備える装置が提供される。
【０００４】
本技術の第２の態様によれば、
少なくとも１つのパッケージ化されたチップに実装された第１の態様の装置と、
少なくとも１つのシステム構成要素と、
基板と、を備え、
当該少なくとも１つのパッケージ化されたチップ及び当該少なくとも１つのシステム構成要素は、当該基板上に組み立てられている、システムが提供される。
【０００５】
本技術の第３の態様によれば、少なくとも１つのその他の製品構成要素と共に更なる基板上に組み立てられた第２の態様のシステムを備えるチップ含有製品が提供される。
【０００６】
本技術の第４の態様によれば、
複数のレジスタにデータを記憶することであって、当該複数のレジスタは、複数のアレイ領域を含む少なくとも１つのアレイレジスタを含む、記憶することと、
処理回路を用いて、発行された命令を受信し、当該発行された命令において識別された処理動作を実行することと、
当該処理回路による実行に先立って、１つ以上の命令をバッファ回路に記憶することと、
制御回路を用いて、当該複数のアレイ領域のうちの２つ以上のアレイ領域へのアクセスを必要とする命令の受信に応答して、
当該命令を２つ以上の実行部分へと分解することであって、当該２つ以上の実行部分の各々が、当該２つ以上のアレイ領域のうちの１つに対応する、分解することと、
当該２つ以上の実行部分の各実行部分について、当該実行部分が当該処理回路によってハザードフリーで処理され得ることが予測されるまで、当該発行された命令のうちの１つとして当該実行部分を発行することを遅延させることであって、当該制御回路は、当該２つ以上の実行部分の各々がハザードフリーで処理され得ると予測されるときに基づいて選択された異なるサイクルで、当該命令の当該２つ以上の実行部分を発行することが可能である、遅延させることと、を含む方法が提供される。
【０００７】
本技術の更なる態様によれば、装置の製造のためのコンピュータ可読コードを記憶するための非一時的コンピュータ可読記憶媒体が提供され、当該装置は、
データを記憶するように構成された複数のレジスタであって、複数のアレイ領域を含む少なくとも１つのアレイレジスタを含む、複数のレジスタと、
発行された命令を受信し、当該発行された命令において識別された処理動作を実行するように構成された処理回路と、
当該処理回路による実行に先立って１つ以上の命令を記憶するバッファ回路を備える制御回路であって、当該制御回路は、当該複数のアレイ領域のうちの２つ以上のアレイ領域へのアクセスを必要とする命令の受信に応答して、
当該命令を２つ以上の実行部分へと分解し、当該２つ以上の実行部分の各々は当該２つ以上のアレイ領域のうちの１つに対応し、
当該２つ以上の実行部分の各実行部分について、当該実行部分が当該処理回路によってハザードフリーで処理され得ることが予測されるまで、当該発行された命令のうちの１つとして当該実行部分を発行することを遅延させ、当該制御回路は、当該２つ以上の実行部分の各々がハザードフリーで処理され得ると予測されるときに基づいて選択された異なるサイクルで、当該命令の当該２つ以上の実行部分を発行することが可能である、制御回路と、を備える。
【図面の簡単な説明】
【０００８】
本発明は、あくまで一例として、添付図面に示されるそれらの構成を参照して更に説明される。
本技術のいくつかの構成による装置を概略的に図示する。
本技術のいくつかの構成によるアレイレジスタを概略的に図示する。
本技術のいくつかの構成による制御回路を概略的に図示する。
本技術のいくつかの構成による命令分解を概略的に図示する。
本技術のいくつかの構成による制御回路において待ち行列に入れられた命令を概略的に図示する。
本技術のいくつかの構成による制御回路において待ち行列に入れられた命令を概略的に図示する。
本技術のいくつかの構成による制御回路において待ち行列に入れられた命令を概略的に図示する。
本技術のいくつかの構成による装置を概略的に図示する。
本技術のいくつかの構成によって実行される一連の工程を概略的に図示する。
本技術のいくつかの構成によって実行される一連の工程を概略的に図示する。
本技術のいくつかの構成によるシステム及びチップ含有製品を概略的に図示する。
【発明を実施するための形態】
【０００９】
添付図面を参照しながら構成を考察する前に、構成に関する以下の説明を提供する。
【００１０】
いくつかの例示的な構成によれば、データを記憶するように構成された複数のレジスタを備える装置が提供される。複数のレジスタは、複数のアレイ領域を含む少なくとも１つのアレイレジスタを含む。装置はまた、発行された命令を受信し、発行された命令において識別された処理動作を実行するように構成された処理回路を備える。装置はまた、処理回路による実行に先立って、１つ以上の命令を記憶するためのバッファ回路を含む制御回路を備える。制御回路は、複数のアレイ領域のうちの２つ以上のアレイ領域へのアクセスを必要とする命令の受信に応答して、命令を２つ以上の実行部分へと分解し、２つ以上の実行部分の各々は２つ以上のアレイ領域のうちの１つに対応し、２つ以上の実行部分の各実行部分について、実行部分が処理回路によってハザードフリーで処理され得ると予測されるまで、発行された命令のうちの１つとして実行部分を発行することを遅延させ、制御回路は、２つ以上の実行部分の各々がハザードフリーで処理され得ると予測されるときに基づいて選択された異なるサイクルで命令の２つ以上の実行部分を発行することが可能である。
（【００１１】以降は省略されています）

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