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公開番号2025096723
公報種別公開特許公報(A)
公開日2025-06-27
出願番号2025037418,2024066767
出願日2025-03-10,2010-03-25
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G09G 3/20 20060101AFI20250620BHJP(教育;暗号方法;表示;広告;シール)
要約【課題】駆動回路におけるトランジスタの特性劣化を抑制することを課題の一つとする。
【解決手段】回路200と、トランジスタ101_1と、トランジスタ101_2と、を
有し、トランジスタ101_1及びトランジスタ101_2は、ゲートに回路200から
信号が選択的に入力されることでオン又はオフが制御され、トランジスタ101_1また
はトランジスタ101_2がオン又はオフになることにより、配線112と配線111と
が導通状態または非導通状態になる。
【選択図】図1
特許請求の範囲【請求項１】
第１乃至第１０のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、第１のゲート信号線と常に導通し、
前記第１のトランジスタのソース電極又はドレイン電極の他方は、クロック信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、第１の電源線と常に導通し、
前記第２のトランジスタのゲート電極は、第２のゲート信号線と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の他方は、第１の信号線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのゲート電極は、第２の信号線と常に導通し、
前記第５のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第５のトランジスタのゲート電極は、前記第６のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第７のトランジスタのソース電極又はドレイン電極の一方と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の他方は、第２の電源線と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の他方は、第３の信号線と常に導通し、
前記第７のトランジスタのゲート電極は、前記第３の信号線と常に導通し、
前記第８のトランジスタのソース電極又はドレイン電極の一方は、前記第６のトランジスタのゲート電極と常に導通し、
前記第８のトランジスタのソース電極又はドレイン電極の他方は、前記クロック信号線と常に導通し、
前記第８のトランジスタのゲート電極は、前記クロック信号線と常に導通し、
前記第９のトランジスタのソース電極又はドレイン電極の一方は、前記第６のトランジスタのゲート電極と常に導通し、
前記第９のトランジスタのゲート電極は、前記第１のトランジスタのゲート電極と常に導通し、
前記第１０のトランジスタのソース電極又はドレイン電極の一方は、出力信号線と常に導通し、
前記第１０のトランジスタのソース電極又はドレイン電極の他方は、前記クロック信号線と常に導通し、
前記第１０のトランジスタのゲート電極は、前記第７のトランジスタのソース電極又はドレイン電極の一方と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第４のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極と導通状態であるとき、前記第１のトランジスタがオフする電位が少なくとも前記第４のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極に入力され、
前記第５のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極と導通状態であるとき、前記第１のトランジスタがオフする電位が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極に入力され、
前記第９のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第９のトランジスタのチャネル形成領域を介して前記第６のトランジスタのゲート電極と導通状態であるとき、前記第６のトランジスタがオフする電位が少なくとも前記第９のトランジスタのチャネル形成領域を介して前記第６のトランジスタのゲート電極に入力され、
平面視において、前記第１のトランジスタのソース電極又はドレイン電極の一方としての機能を有する第１の導電層が前記第１のトランジスタのゲート電極としての機能を有する第２の導電層と重なる面積は、前記第１のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層が前記第２の導電層と重なる面積よりも大きく、
平面視において、前記第１の導電層は、前記第２の導電層と重なりかつ前記第３の導電層によって挟まれた第１の領域を有し、
平面視において、前記第３の導電層は、前記第２の導電層と重なりかつ前記第１の導電層によって挟まれた第２の領域を有し、
前記第１の領域における前記第１の導電層の幅は、前記第２の領域における前記第３の導電層の幅よりも大きい半導体装置。
続きを表示（約 2,600 文字）【請求項２】
第１乃至第１０のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、第１のゲート信号線と常に導通し、
前記第１のトランジスタのソース電極又はドレイン電極の他方は、クロック信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記第１のゲート信号線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、第１の電源線と常に導通し、
前記第２のトランジスタのゲート電極は、第２のゲート信号線と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の他方は、第１の信号線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのゲート電極は、第２の信号線と常に導通し、
前記第５のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第５のトランジスタのゲート電極は、前記第６のトランジスタのゲート電極と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の一方は、前記第７のトランジスタのソース電極又はドレイン電極の一方と常に導通し、
前記第６のトランジスタのソース電極又はドレイン電極の他方は、第２の電源線と常に導通し、
前記第７のトランジスタのソース電極又はドレイン電極の他方は、第３の信号線と常に導通し、
前記第７のトランジスタのゲート電極は、前記第３の信号線と常に導通し、
前記第８のトランジスタのソース電極又はドレイン電極の一方は、前記第６のトランジスタのゲート電極と常に導通し、
前記第８のトランジスタのソース電極又はドレイン電極の他方は、前記クロック信号線と常に導通し、
前記第８のトランジスタのゲート電極は、前記クロック信号線と常に導通し、
前記第９のトランジスタのソース電極又はドレイン電極の一方は、前記第６のトランジスタのゲート電極と常に導通し、
前記第９のトランジスタのゲート電極は、前記第１のトランジスタのゲート電極と常に導通し、
前記第１０のトランジスタのソース電極又はドレイン電極の一方は、出力信号線と常に導通し、
前記第１０のトランジスタのソース電極又はドレイン電極の他方は、前記クロック信号線と常に導通し、
前記第１０のトランジスタのゲート電極は、前記第７のトランジスタのソース電極又はドレイン電極の一方と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第４のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極と導通状態であるとき、前記第１のトランジスタがオフする電位が少なくとも前記第４のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極に入力され、
前記第５のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極と導通状態であるとき、前記第１のトランジスタがオフする電位が少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極に入力され、
前記第９のトランジスタのソース電極又はドレイン電極の他方が少なくとも前記第９のトランジスタのチャネル形成領域を介して前記第６のトランジスタのゲート電極と導通状態であるとき、前記第６のトランジスタがオフする電位が少なくとも前記第９のトランジスタのチャネル形成領域を介して前記第６のトランジスタのゲート電極に入力され、
平面視において、前記第１のトランジスタのソース電極又はドレイン電極の一方としての機能を有する第１の導電層が前記第１のトランジスタのゲート電極としての機能を有する第２の導電層と重なる面積は、前記第１のトランジスタのソース電極又はドレイン電極の他方としての機能を有する第３の導電層が前記第２の導電層と重なる面積よりも大きく、
平面視において、前記第１の導電層は、前記第２の導電層と重なりかつ前記第３の導電層によって挟まれた第１の領域を有し、
平面視において、前記第３の導電層は、前記第２の導電層と重なりかつ前記第１の導電層によって挟まれた第２の領域を有し、
前記第１の領域における前記第１の導電層の幅は、前記第２の領域における前記第３の導電層の幅よりも大きく、
前記第１のトランジスタのＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）は、前記第２のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第３のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第４のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第５のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第６のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第７のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第８のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第９のトランジスタのＷ／Ｌよりも大きく、
前記第１のトランジスタのＷ／Ｌは、前記第１０のトランジスタのＷ／Ｌよりも大きい半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１の導電層は、第４の導電層を介して、前記ゲート信号線と常に導通し、
前記第４の導電層は、インジウムと、錫と、酸素と、を有する半導体装置。
【請求項４】
請求項３において、
平面視において、前記第１の導電層は、前記第４の導電層と重なる第３の領域を有し、
前記第３の領域における前記第１の導電層の幅は、前記第２の領域における前記第３の導電層の幅よりも大きい半導体装置。

発明の詳細な説明【技術分野】
【０００１】
半導体装置、表示装置、液晶表示装置、発光装置、それらの駆動方法、又はそれらを生産
する方法に関する。特に、画素部と同じ基板に形成される駆動回路を有する半導体装置、
表示装置、液晶表示装置、発光装置、又はそれらの駆動方法に関する。または、当該半導
体装置、当該表示装置、当該液晶表示装置、又は当該発光装置を有する電子機器に関する
。
続きを表示（約 4,700 文字）【背景技術】
【０００２】
近年、表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められて
いる。特に、非単結晶半導体によって構成されるトランジスタを用いて、画素部と同じ基
板にゲートドライバなどの駆動回路を構成する技術は、コストの低減、信頼性の向上に大
きく貢献するため、活発に開発が進められている。
【０００３】
非単結晶半導体によって構成されるトランジスタは、閾値電圧の変動、又は移動度の低下
などの劣化を生じる。このトランジスタの劣化が進むと、駆動回路が動作しづらくなり、
画像を表示できなくなるといった問題がある。そこで、特許文献１、特許文献２、及び非
特許文献１には、フリップフロップの出力信号をロウレベルに維持する機能、又は出力信
号をロウレベルに下げる機能を有するトランジスタ（以下、プルダウントランジスタとも
いう）の劣化を抑制することができるシフトレジスタが開示されている。これらの文献で
は、二つのプルダウントランジスタが用いられる。この二つのプルダウントランジスタは
、フリップフロップの出力端子と、Ｖｓｓ（負電源電圧ともいう）が供給される配線との
間に接続される。そして、一方のプルダウントランジスタと、他方のプルダウントランジ
スタとが交互にオン（オン状態ともいう）になる。こうすることによって、それぞれのプ
ルダウントランジスタがオンになる時間が短くなるので、プルダウントランジスタの特性
劣化を抑制することができる。
【先行技術文献】
【特許文献】
【０００４】
特開２００５－５０５０２号公報
特開２００６－２４３５０号公報
【非特許文献】
【０００５】
ＹｏｎｇＨｏＪａｎｇ，ｅｔａｌ．， ”ＩｎｔｅｇｒａｔｅｄＧａｔｅＤｒｉｖｅｒＣｉｒｃｕｉｔＵｓｉｎｇａ－ＳｉＴＦＴｗｉｔｈＤｕａｌＰｕｌｌ－ｄｏｗｎＳｔｒｕｃｔｕｒｅ”，ＰｒｏｃｅｅｄｉｎｇｓｏｆＴｈｅ１１ｔｈＩｎｔｅｒｎａｔｉｏｎａｌＤｉｓｐｌａｙＷｏｒｋｓｈｏｐｓ２００４，ｐｐ．３３３－３３６
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の技術の構成において、出力信号をハイレベルに制御するためのトランジスタ（以下
、プルアップトランジスタともいう）のゲートの電圧は、正電源電圧、又はクロック信号
のハイレベルの電圧よりも高くなる場合がある。このために、プルアップトランジスタに
は、大きな電圧が印加される場合がある。又は、プルアップトランジスタのゲートと接続
されるトランジスタには、大きな電圧が印加される場合がある。又は、トランジスタが劣
化しても、シフトレジスタが動作するように、トランジスタのチャネル幅は大きくなる場
合がある。又は、トランジスタのチャネル幅が大きくなると、トランジスタのゲートと、
ソース又はドレインとの間でショートしやすくなる場合がある。又は、トランジスタのチ
ャネル幅が大きくなると、シフトレジスタを構成する各トランジスタでの寄生容量が増加
してしまう場合がある。
【０００７】
本発明の一態様は、トランジスタの特性劣化を抑制することを課題とする。又は、本発明
の一態様は、トランジスタのチャネル幅を小さくすることを課題とする。特に、プルアッ
プトランジスタの特性劣化の抑制、又はチャネル幅を小さくすることを課題とする。又は
、本発明の一態様は、出力信号の振幅を大きくすることを課題とする。又は、本発明の一
態様は、画素が有するトランジスタのオン時間を長くすることを課題とする。又は、本発
明の一態様は、画素への書き込み不足を改善することを課題とする。又は、本発明の一態
様は、出力信号の立ち下がり時間を短くすることを課題とする。又は、本発明の一態様は
、出力信号の立ち上がり時間を短くすることを課題とする。又は、ある行に属する画素に
、別の行に属する画素へのビデオ信号が書き込まれることを防止することを課題とする。
又は、駆動回路の出力信号の立ち下がり時間のばらつきを低減することを課題とする。又
は、各画素へのフィードスルーの影響を一定にすることを課題とする。又は、クロストー
クを低減することを課題とする。又は、本発明の一態様は、レイアウト面積を小さくする
ことを課題とする。又は、本発明の一態様は、表示装置の額縁を狭くすることを課題とす
る。又は、本発明の一態様は、表示装置を高精細にすることを課題とする。又は、本発明
の一態様は、歩留まりを高くすることを課題とする。又は、本発明の一態様は、製造コス
トを低減することを課題とする。又は、本発明の一態様は、出力信号のなまりを低減する
ことを課題とする。又は、本発明の一態様は、出力信号の遅延を低減することを課題とす
る。又は、本発明の一態様は、消費電力を低減することを課題とする。又は、本発明の一
態様は、外部回路の電流能力を小さくすることを課題とする。又は、本発明の一態様は、
外部回路のサイズ、又は当該外部回路を有する表示装置のサイズを小さくすることを課題
とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本
発明の一態様は、これら課題の全てを解決する必要はないものとする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、第１の信号が入力され、第２の信号を出力する駆動回路と、液晶素子
を有し、第２の信号に応じて液晶素子に印加される電圧が設定される画素と、を有し、駆
動回路は、ゲート、ソース、及びドレインを有し、ゲート並びにソース及びドレインの一
方に第１の信号が入力される第１のトランジスタ及び第２のトランジスタと、ゲート、ソ
ース、及びドレインを有し、ゲートが第１のトランジスタのソース及びドレインの他方に
電気的に接続され、オン又はオフになることにより第２の信号の電圧状態を設定するか否
かを制御する第３のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第
２のトランジスタのソース及びドレインの他方に電気的に接続され、オン又はオフになる
ことにより第２の信号の電圧状態を設定するか否かを制御する第４のトランジスタと、ゲ
ート、ソース、及びドレインを有し、ソース及びドレインの一方が第４のトランジスタの
ゲートに電気的に接続され、オン又はオフになることにより第４のトランジスタをオフに
するか否かを制御する第５のトランジスタと、ゲート、ソース、及びドレインを有し、ソ
ース及びドレインの一方が第３のトランジスタのゲートに電気的に接続され、オン又はオ
フになることにより第３のトランジスタをオフにするか否かを制御する第６のトランジス
タと、を有する液晶表示装置である。
【０００９】
本発明の一態様は、第１の入力信号、第２の入力信号、及び第３の入力信号が入力され、
出力信号を出力する駆動回路と、液晶素子を有し、出力信号に応じて液晶素子に印加され
る電圧が設定される画素と、を有し、駆動回路は、ゲート、ソース、及びドレインを有し
、ゲート並びにソース及びドレインの一方に第１の入力信号が入力される第１のトランジ
スタ及び第２のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第１の
トランジスタのソース及びドレインの他方に電気的に接続され、オン又はオフになること
により出力信号の電圧状態を設定するか否かを制御する第３のトランジスタと、ゲート、
ソース、及びドレインを有し、ゲートが第２のトランジスタのソース及びドレインの他方
に電気的に接続され、オン又はオフになることにより出力信号の電圧状態を設定するか否
かを制御する第４のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートに第
２の入力信号が入力され、ソース及びドレインの一方が第４のトランジスタのゲートに電
気的に接続され、ソース及びドレインの他方に第１の電圧が与えられ、オン又はオフにな
ることにより第４のトランジスタをオフにするか否かを制御する第５のトランジスタと、
ゲート、ソース、及びドレインを有し、ゲートに第３の入力信号が入力され、ソース及び
ドレインの一方が第３のトランジスタのゲートに電気的に接続され、ソース及びドレイン
の他方に第２の電圧が与えられ、オン又はオフになることにより第３のトランジスタをオ
フにするか否かを制御する第６のトランジスタと、を有する液晶表示装置である。
【００１０】
本発明の一態様は、第１の入力信号、第２の入力信号、及び第３の入力信号が入力され、
出力信号を出力する駆動回路と、液晶素子を有し、出力信号に応じて液晶素子に印加され
る電圧が設定される画素と、を有し、駆動回路は、ゲート、ソース、及びドレインを有し
、ゲート並びにソース及びドレインの一方に第１の入力信号が入力される第１のトランジ
スタ及び第２のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第１の
トランジスタのソース及びドレインの他方に電気的に接続され、オン又はオフになること
により出力信号の電圧状態を設定するか否かを制御する第３のトランジスタと、ゲート、
ソース、及びドレインを有し、ゲートが第２のトランジスタのソース及びドレインの他方
に電気的に接続され、オン又はオフになることにより出力信号の電圧状態を設定するか否
かを制御する第４のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートに第
２の入力信号が入力され、ソース及びドレインの一方が第４のトランジスタのゲートに電
気的に接続され、ソース及びドレインの他方に第３の入力信号が入力され、オン又はオフ
になることにより第４のトランジスタをオフにするか否かを制御する第５のトランジスタ
と、ゲート、ソース、及びドレインを有し、ゲートに第３の入力信号が入力され、ソース
及びドレインの一方が第３のトランジスタのゲートに電気的に接続され、ソース及びドレ
インの他方に第２の入力信号が入力され、オン又はオフになることにより第３のトランジ
スタをオフにするか否かを制御する第６のトランジスタと、を有する液晶表示装置である
。
（【００１１】以降は省略されています）

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