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公開番号2025093852
公報種別公開特許公報(A)
公開日2025-06-24
出願番号2024152417
出願日2024-09-04
発明の名称走査回路
出願人厦門天馬顕示科技有限公司
代理人藤央弁理士法人
主分類G09G 3/3266 20160101AFI20250617BHJP(教育;暗号方法;表示;広告;シール)
要約【課題】走査回路の薄膜トランジスタの特性劣化を抑制する。
【解決手段】走査回路は、m相のクロック信号によって制御される。複数段のシフトレジスタは、1水平期間の転送ステップにおいて、2水平期間以上の高レベルパルスを順次出力する。各シフトレジスタは、第1クロック信号及び第2クロック信号からなる2相クロック信号により制御される。第1クロック信号及び第2クロック信号のパルス幅はPWで表され、1水平期間はHで表される。第1クロック信号及び第2クロック信号のHighデューティはPW/mHで表される。全薄膜トランジスタの各薄膜トランジスタのONデューティは、PW/mH以下である。
【選択図】図7
特許請求の範囲【請求項１】
表示パネルの画素回路に対してゲート信号を出力する走査回路であって、
連結された複数段のシフトレジスタを含み、
前記走査回路は、ｍ相のクロック信号によって制御され、ｍは２以上の整数であり、
前記複数段のシフトレジスタは、１水平期間の転送ステップにおいて、２水平期間以上の高レベルパルスを順次出力し、
前記複数段のシフトレジスタの各シフトレジスタは、前記ｍ相のクロック信号における第１クロック信号及び第２クロック信号からなる２相クロック信号により制御され、
前記複数段のシフトレジスタの各シフトレジスタの全薄膜トランジスタの導電型は共通であり、
前記複数段のシフトレジスタの各シフトレジスタは、
当該シフトレジスタの出力端子と接続されたソースと、高電源線と接続されたドレインと、を含む、高レベル出力薄膜トランジスタと、
当該シフトレジスタの出力端子と接続されたドレインと、低電源線と接続されたソースと、を含む、低レベル出力薄膜トランジスタと、
前記第１クロック信号が入力されるソース／ドレインの一方と、前記低レベル出力薄膜トランジスタのゲートと接続されたソース／ドレインの他方と、を含む、バッファ薄膜トランジスタと、
を含み、
前記出力端子が低レベルを出力している期間において、前記第１クロック信号と同一の、パルス幅及び周期を有する制御信号が、前記バッファ薄膜トランジスタのゲートに入力され、
前記第１クロック信号及び第２クロック信号のパルス幅はＰＷで表され、１水平期間はＨで表され、
前記第１クロック信号及び第２クロック信号のＨｉｇｈデューティはＰＷ／ｍＨで表され、
前記全薄膜トランジスタの各薄膜トランジスタのＯＮデューティは、ＰＷ／ｍＨ以下である、
走査回路。
続きを表示（約 1,600 文字）【請求項２】
請求項１に記載の走査回路であって
前記バッファ薄膜トランジスタは、第１バッファ薄膜トランジスタであり、
前記低電源線と接続されたソースと、前記低レベル出力薄膜トランジスタのゲートと接続されたドレインと、を含む第２バッファ薄膜トランジスタと、
前段から信号が入力されるソース／ドレインと、前記高レベル出力薄膜トランジスタのゲートに接続されたソース／ドレインと、を含み、前記第２クロック信号により制御される第１薄膜トランジスタと、
前記高レベル出力薄膜トランジスタのゲートに接続されたゲートと、前記低電源線と接続されたソースと、を含む、第３薄膜トランジスタと、
前記高レベル出力薄膜トランジスタのゲートに接続されたゲートと、前記高電源線と接続されたドレインと、前記第２バッファ薄膜トランジスタのゲートに接続されたソースと、を含む、第４薄膜トランジスタと、
前記第１バッファ薄膜トランジスタのゲートに接続されたゲートと、前記低電源線と接続されたソースと、前記第２バッファ薄膜トランジスタのゲートに接続されたドレインと、を含む、第５薄膜トランジスタと、
をさらに含む、走査回路。
【請求項３】
請求項１に記載の走査回路であって
前記バッファ薄膜トランジスタは、第１バッファ薄膜トランジスタであり、
前記低電源線と接続されたソースと、前記低レベル出力薄膜トランジスタのゲートと接続されたドレインと、前記第２クロック信号が入力されるゲートと、を含む第２バッファ薄膜トランジスタと、
前段から信号が入力されるソース／ドレインと、前記高レベル出力薄膜トランジスタのゲートに接続されたソース／ドレインと、を含み、前記第２クロック信号により制御される第１薄膜トランジスタと、
前記高レベル出力薄膜トランジスタのゲートに接続されたゲートと、前記低電源線と接続されたソースと、を含む、第３薄膜トランジスタと、
をさらに含む、走査回路。
【請求項４】
請求項２又は３に記載の走査回路であって
前記第１バッファ薄膜トランジスタのゲートは、容量素子を介して前記第１クロック信号の伝送線に接続されている、
走査回路。
【請求項５】
請求項２又は３に記載の走査回路であって
前記低電源線と接続されたソースと、前記高レベル出力薄膜トランジスタのゲートに接続されたドレインと、を含む、第２薄膜トランジスタをさらに含み、
前記第２薄膜トランジスタは、１フレーム期間毎に所定期間ＯＮされる、
走査回路。
【請求項６】
請求項２又は３に記載の走査回路であって
前記低電源線と接続されたソースと、前記出力端子と接続されたドレインと、を含む、第６薄膜トランジスタをさらに含み、
前記第６薄膜トランジスタは、１フレーム期間毎に所定期間ＯＮされる、
走査回路。
【請求項７】
請求項５に記載の走査回路であって
前記低電源線と接続されたソースと、前記出力端子と接続されたドレインと、を含む、第６薄膜トランジスタをさらに含み、
前記第６薄膜トランジスタは、１フレーム期間毎に所定期間ＯＮされる、
走査回路。
【請求項８】
請求項７に記載の走査回路であって
前記第１バッファ薄膜トランジスタのゲートは、容量素子を介して前記第１クロック信号の伝送線に接続されている、
走査回路。
【請求項９】
請求項１に記載の走査回路であって
ｍが３以上である、
走査回路。
【請求項１０】
請求項１に記載の走査回路であって、
前記Ｈｉｇｈデューティは、１．３％以上である、
走査回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、走査回路に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
ＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔ－ＥｍｉｔｔｉｎｇＤｉｏｄｅ）素子のような電流駆動型の自発光素子は、バックライトが不要となる上に、低消費電力、高視野角、高コントラスト比が得られるなどのメリットがあり、フラットパネルディスプレイの開発において期待されている。
【０００３】
アクティブマトリックス（ＡＭ）タイプのＯＬＥＤ表示装置は、画素を選択してデータ信号を保持容量に書き込むための複数のスイッチトランジスタと、画素に電流を供給する駆動トランジスタとを含む。ＯＬＥＤ表示装置におけるトランジスタは、ＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）であり、ＬＴＰＳ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＰｏｌｙ－ｓｉｌｉｃｏｎ）ＴＦＴの他、酸化物半導体ＴＦＴやアモルファスシリコンＴＦＴを使用することができる。
【０００４】
画素に対してより適切なデータ信号を書き込むためには、ＴＦＴの閾値電圧のばらつきや変化を補正することが重要である。閾値電圧を補正するための画素回路の制御期間（閾値補正期間とも呼ぶ）を長くすることで、より適切なデータ信号を保持容量に書き込むことができる。
【先行技術文献】
【特許文献】
【０００５】
米国特許出願公開第２０１１／０２９２００７号
米国特許出願公開第２０１６／０１６３４０１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
データ信号を保持容量に書き込むデータ書き込み期間と比較して、より長い閾値補正期間を画素回路に与えるため、１水平期間（１Ｈ期間）より長いパルス幅の制御信号を出力する、走査回路が必要である。走査回路は、１Ｈ期間の整数倍のパルスを、１Ｈ期間後に、次段に転送する。つまり、複数の連続段の出力線が、同期間においてアクティブにされている。アクティブな出力信号は、画素回路内の制御対象のＴＦＴをＯＮに維持する。
【０００７】
一般に発光デューティは９９％以上と高いため、各出力線の出力は、ほぼ常時、非アクティブ状態である。そのため、走査回路の出力段回路において、ほぼ常時オン状態であるトランジスタＴＦＴが存在し得る。ＴＦＴは、長い時間ＯＮ状態に維持されると、その特性が劣化し得る。特に、酸化物ＴＦＴやアモルファスシリコンＴＦＴ等において、劣化の程度が大きい。ここでは、Ｎ型のＴＦＴ回路を例に説明したが、Ｎ型に限定されない。
【課題を解決するための手段】
【０００８】
本開示の一態様は、表示パネルの画素回路に対してゲート信号を出力する走査回路であって、連結された複数段のシフトレジスタを含む。前記走査回路は、ｍ相のクロック信号によって制御され、ｍは２以上の整数である。前記複数段のシフトレジスタは、１水平期間の転送ステップにおいて、２水平期間以上の高レベルパルスを順次出力する。前記複数段のシフトレジスタの各シフトレジスタは、前記ｍ相のクロック信号における第１クロック信号及び第２クロック信号からなる２相クロック信号により制御される。前記複数段のシフトレジスタの各シフトレジスタの全薄膜トランジスタの導電型は共通である。前記複数段のシフトレジスタの各シフトレジスタは、当該シフトレジスタの出力端子と接続されたソースと、高電源線と接続されたドレインと、を含む、高レベル出力薄膜トランジスタと、当該シフトレジスタの出力端子と接続されたドレインと、低電源線と接続されたソースと、を含む、低レベル出力薄膜トランジスタと、前記第１クロック信号が入力されるソース／ドレインの一方と、前記低レベル出力薄膜トランジスタのゲートと接続されたソース／ドレインの他方と、を含む、バッファ薄膜トランジスタとを含む。前記出力端子が低レベルを出力している期間において、前記第１クロック信号と同一の、パルス幅及び周期を有する制御信号が、前記バッファ薄膜トランジスタのゲートに入力される。前記第１クロック信号及び第２クロック信号のパルス幅はＰＷで表され、１水平期間はＨで表される。前記第１クロック信号及び第２クロック信号のＨｉｇｈデューティはＰＷ／ｍＨで表される。前記全薄膜トランジスタの各薄膜トランジスタのＯＮデューティは、ＰＷ／ｍＨ以下である。
【０００９】
本開示の他の一態様は、表示パネルの画素回路に対してゲート信号を出力する走査回路であって、連結された複数段のシフトレジスタを含み、前記走査回路は、ｍ相のクロック信号によって制御され、ｍは２以上の整数であり、前記複数段のシフトレジスタは、１水平期間の転送ステップにおいて、２水平期間以上の高レベルパルスを順次出力し、前記複数段のシフトレジスタの各シフトレジスタは、前記ｍ相のクロック信号における第１クロック信号及び第２クロック信号からなる２相クロック信号により制御され、前記複数段のシフトレジスタの各シフトレジスタの全薄膜トランジスタの導電型は共通であり、前記複数段のシフトレジスタの各シフトレジスタは、当該シフトレジスタの出力端子と接続されたドレインと、高電源線と接続されたソースと、を含む、高レベル出力薄膜トランジスタと、当該シフトレジスタの出力端子と接続されたソースと、低電源線と接続されたドレインと、を含む、低レベル出力薄膜トランジスタと、前記第１クロック信号が入力されるソース／ドレインの一方と、前記低レベル出力薄膜トランジスタのゲートと接続されたソース／ドレインの他方と、を含む、バッファ薄膜トランジスタと、を含み、前記出力端子が低レベルを出力している期間において、前記第１クロック信号と同一の、パルス幅及び周期を有する制御信号が、前記バッファ薄膜トランジスタのゲートに入力され、前記第１クロック信号及び第２クロック信号のパルス幅はＰＷで表され、１水平期間はＨで表され、前記第１クロック信号及び第２クロック信号のＨｉｇｈデューティはＰＷ／ｍＨで表され、前記全薄膜トランジスタの各薄膜トランジスタのＯＮデューティは、ＰＷ／ｍＨ以下である。
【発明の効果】
【００１０】
本開示の一態様によれば、走査回路におけるＴＦＴの劣化を抑制できる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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