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公開番号2025094599
公報種別公開特許公報(A)
公開日2025-06-25
出願番号2023210261
出願日2023-12-13
発明の名称遅延制御回路
出願人株式会社タムラ製作所,国立大学法人東北大学
代理人個人,個人
主分類H02M 1/08 20060101AFI20250618BHJP(電力の発電,変換,配電)
要約【課題】並列に接続された複数の外部装置を正しく同期させて駆動させる。
【解決手段】FPGA30は、Sync1、2、3に基づいてPWM1、2、3を遅延させる遅延制御回路を備えている。遅延制御回路は、ゲートドライバ・SiC100から入力されるSync1、2、3(入力信号)の位相差を検出する位相差検出回路40(位相差検出部)と、位相差検出回路40により検出された位相差の位相差時間を測定する位相差時間測定回路50(位相差時間測定部)と、位相差時間測定回路50により測定された今回の位相差時間に前回の位相差時間を加減算して積算値を算出する補正率積算回路60(積算部)と、補正率積算回路60により算出された積算値に基づいてPWM1、2、3(出力信号)の遅延時間を判定する遅延時間判定回路70(遅延時間判定部)と、判定された遅延時間に基づいてPWM1、2、3を遅延させる遅延回路80(遅延部)と、を備えている。
【選択図】図6
特許請求の範囲【請求項１】
並列に接続された複数の外部装置の各外部装置に対して出力信号を出力し、前記各外部装置から前記出力信号に基づく入力信号が入力され、前記入力信号に基づいて前記出力信号を遅延させる遅延制御回路であって、
前記各外部装置から入力される前記入力信号の位相差を検出する位相差検出部と、
前記位相差検出部により検出された位相差の位相差時間を測定する位相差時間測定部と、
前記位相差時間測定部により測定された今回の位相差時間に前回の位相差時間を加減算して積算値を算出する積算部と、
前記積算部により算出された積算値に基づいて前記出力信号の遅延時間を判定する遅延時間判定部と、
前記遅延時間判定部により判定された遅延時間に基づいて前記出力信号を遅延させる遅延部と、
を備える遅延制御回路。
続きを表示（約 170 文字）【請求項２】
請求項１に記載の遅延制御回路において、
前記積算部は、前記位相差時間測定部により測定された今回の位相差時間に所定の補正率を乗算することを特徴とする遅延制御回路。
【請求項３】
請求項１に記載の遅延制御回路において、
前記位相差時間測定部は、位相同期回路を用いていることを特徴とする遅延制御回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、遅延制御回路に関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
特許文献１は、ゲートドライバで駆動対象となる外部装置を並列に接続させて駆動する技術を開示している。
【先行技術文献】
【特許文献】
【０００３】
特許６９１５８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のような並列駆動を行う技術において、並列に接続された複数の外部装置を正しく同期させて駆動させることができる技術が望まれている。
【０００５】
そこで本発明は、並列に接続された複数の外部装置を正しく同期させて駆動させることができる遅延制御回路を提供するものである。
【課題を解決するための手段】
【０００６】
本発明は、上記の課題を解決するため以下の解決手段を採用する。なお、以下の解決手段及び括弧書中の文言はあくまで例示であり、本発明はこれに限定されるものではない。また、本発明は、以下の解決手段に示す各発明特定事項を少なくとも１つ含む発明とすることができる。さらに、以下の解決手段に示す各発明特定事項には、発明特定事項を限定する要素を追加して下位概念化することができ、発明特定事項を限定する要素を削除して上位概念化することもできる。
【０００７】
解決手段１：本解決手段の遅延制御回路は、並列に接続された複数の外部装置の各外部装置に対して出力信号を出力し、前記各外部装置から前記出力信号に基づく入力信号が入力され、前記入力信号に基づいて前記出力信号を遅延させる遅延制御回路であって、前記各外部装置から入力される前記入力信号の位相差を検出する位相差検出部と、前記位相差検出部により検出された位相差の位相差時間を測定する位相差時間測定部と、前記位相差時間測定部により測定された今回の位相差時間に前回の位相差時間を加減算して積算値を算出する積算部と、前記積算部により算出された積算値に基づいて前記出力信号の遅延時間を判定する遅延時間判定部と、前記遅延時間判定部により判定された遅延時間に基づいて前記出力信号を遅延させる遅延部と、を備える遅延制御回路である。
【０００８】
本解決手段によれば、入力信号に基づいて出力信号を遅延させるため、外部装置の位相のばらつきを抑制することができ、複数の外部装置を正しく同期させて駆動させることができる。
【０００９】
解決手段２：本解決手段の遅延制御回路は、上述したいずれかの解決手段において、前記積算部は、前記位相差時間測定部により測定された今回の位相差時間に所定の補正率を乗算することを特徴とする遅延制御回路である。
【００１０】
本解決手段によれば、補正率を用いるため、複数の外部装置を緩やかに同期させることができる。
（【００１１】以降は省略されています）

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