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公開番号2025084826
公報種別公開特許公報(A)
公開日2025-06-03
出願番号2025027917,2024086102
出願日2025-02-25,2016-05-16
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 12/00 20230101AFI20250527BHJP()
要約【課題】単位面積あたりの記憶容量の大きい半導体装置を提供する。
【解決手段】半導体装置は、第1のメモリセルと、その上に設けられた第2のメモリセルと、を有し、第1のメモリセルは、第1、第2のトランジスタと、第1の容量素子と、を有し、第2のメモリセルは、第3、第4のトランジスタと、第2の容量素子と、を有し、第1のトランジスタのゲートは、第2のトランジスタのソース又はドレインの一方と、第1の容量素子の電極の一方と接続され、第3のトランジスタのゲートは、第4のトランジスタのソース又はドレインの一方と、第2の容量素子の電極の一方と接続され、第1のトランジスタのソース又はドレインの一方は、第3のトランジスタのソース又はドレインの一方と接続され、第2、第4のトランジスタは酸化物半導体を有し、第1、第3のトランジスタのチャネル長方向と、第2、第4のトランジスタのチャネル長方向と、が略垂直である。
【選択図】なし
特許請求の範囲【請求項１】
基板の上方にメモリセルを有し、
前記メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタは、前記基板の上面に垂直な方向に高さを有する円筒状の半導体と、第１の導電層と、を有し、
前記円筒状の半導体は、チャネル形成領域を有し、
前記第１の導電層は、前記第１のトランジスタのゲート電極として機能する領域と、前記容量素子の電極の一方として機能する領域と、前記第２のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、を有し、
前記第２のトランジスタは、酸化物半導体層と、絶縁層と、を有し、
前記酸化物半導体層は、チャネル形成領域を有し、
前記絶縁層は、前記酸化物半導体層の上方に位置する領域を有し、
前記第１の導電層は、前記絶縁層に設けられた開口部を介して前記酸化物半導体層と接する領域を有する、半導体装置。
続きを表示（約 150 文字）【請求項２】
請求項１において、
前記第２のトランジスタは、第２の導電層を有し、
前記第２の導電層は、ソース電極又はドレイン電極の他方として機能する領域を有し、
前記第２の導電層は、前記基板の上面に垂直な方向に高さを有する円柱状の導電体と接する領域を有する、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例え
ば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表
示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。ま
たは、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。ま
たは、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
続きを表示（約 1,800 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発
明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション
・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路お
よび電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（ＯｘｉｄｅＳ
ｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタと、を組み合わせて
データの読み出しと書き込みを可能にした半導体装置が注目されている（特許文献１参照
）。
【０００５】
また、近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装
置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積
層して形成することが有効である（特許文献２参照）。メモリセルを積層して設けること
により、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができ
る。
【先行技術文献】
【特許文献】
【０００６】
特開２０１１－１１９６７４
特開２０１１－６６４１７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。また
は、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。ま
たは、新規な構造の半導体装置の駆動方法を提供することを課題の一とする。
【０００８】
または、該半導体装置を有するモジュールを提供することを課題の一とする。または、
該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュール
を提供することを課題の一とする。または、新規な電子機器を提供することを課題の一と
する。
【０００９】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様は、第１のメモリセルと、第１のメモリセル上に設けられた第２のメモ
リセルと、を有し、第１のメモリセルは、第１のトランジスタと、第２のトランジスタと
、第１の容量素子と、を有し、第２のメモリセルは、第３のトランジスタと、第４のトラ
ンジスタと、第２の容量素子と、を有し、第１のトランジスタのゲートは、第２のトラン
ジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタのソース
又はドレインの一方は、第１の容量素子の電極の一方と、電気的に接続され、第３のトラ
ンジスタのゲートは、第４のトランジスタのソース又はドレインの一方と、電気的に接続
され、第４のトランジスタのソース又はドレインの一方は、第２の容量素子の電極の一方
と、電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第３のトラ
ンジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタ及び第
４のトランジスタは酸化物半導体を有し、第１のトランジスタ及び第３のトランジスタの
チャネル長方向と、第２のトランジスタ及び第４のトランジスタのチャネル長方向と、が
略垂直であることを特徴とする半導体装置である。
（【００１１】以降は省略されています）

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