特許ウォッチ

公開番号2025038716
公報種別公開特許公報(A)
公開日2025-03-19
出願番号2023145493
出願日2023-09-07
発明の名称シュミットトリガ回路
出願人日清紡マイクロデバイス株式会社
代理人弁理士法人栄光事務所
主分類H03K 3/027 20060101AFI20250312BHJP(基本電子回路)
要約【課題】ノイズによる誤動作耐性を改善したシュミットトリガ回路を提供する
【解決手段】入力制御部2が、入力信号VINと閾値電圧VthHとを比較し、比較結果を出力する。入力制御部3が、入力信号VINと閾値電圧VthL(<VthH)とを比較し、比較結果を出力する。RSフリップフロップ40が、入力制御部2の比較結果に基づいてセットされ、入力制御部3の比較結果に基づいてリセットされる。遅延回路41、NORゲート42が、RSフリップフロップ40がセット状態からリセット状態へ変化してから一定期間Td経過するまで、入力制御部2の比較結果のRSフリップフロップ40への入力を遮断する。遅延回路43、NORゲート44が、RSフリップフロップ40がリセット状態からセット状態へ変化してから一定期間Td経過するまで、入力制御部3の比較結果のRSフリップフロップ40への入力を遮断する。
【選択図】図1
特許請求の範囲【請求項１】
入力信号と第１の閾値電圧とを比較し、比較結果を出力する第１の入力制御部と、
前記入力信号と前記第１の閾値電圧とは異なる第２の閾値電圧とを比較し、比較結果を出力する第２の入力制御部と、
前記第１の入力制御部の前記比較結果に基づいてセットされ、前記第２の入力制御部の前記比較結果に基づいてリセットされるラッチ回路を有する波形整形部とを備えた
シュミットトリガ回路であって、
前記波形整形部は、
前記ラッチ回路がセット状態からリセット状態へ変化してから一定期間経過するまで、前記第１の入力制御部の前記比較結果の前記ラッチ回路への入力を遮断する第１の遮断部と、
前記ラッチ回路が前記リセット状態から前記セット状態へ変化してから前記一定期間経過するまで、前記第２の入力制御部の前記比較結果の前記ラッチ回路への入力を遮断する第２の遮断部とを有する、
シュミットトリガ回路。
続きを表示（約 1,400 文字）【請求項２】
請求項１に記載のシュミットトリガ回路において、
前記第１の遮断部は、
前記ラッチ回路が前記セット状態から前記リセット状態に変化した際の前記ラッチ回路の出力信号の変化を前記一定期間遅延させた第１の遅延信号を出力する第１の遅延回路と、
前記第１の遅延回路の出力及び前記第１の入力制御部の前記比較結果が入力され、出力が前記ラッチ回路のセット入力に接続された第１の論理ゲートとを有し、
前記第２の遮断部は、
前記ラッチ回路が前記リセット状態から前記セット状態に変化した際の前記ラッチ回路の出力信号の変化を前記一定期間遅延させた第２の遅延信号を出力する第２の遅延回路と、
前記第２の遅延回路の出力及び前記第２の入力制御部の前記比較結果が入力され、出力が前記ラッチ回路のリセット入力に接続された第２の論理ゲートとを有する、
シュミットトリガ回路。
【請求項３】
請求項１に記載のシュミットトリガ回路において、
前記第２の閾値電圧よりも低い第１の電源電圧が供給される第１の電源端子と前記第１の入力制御部及び前記第２の入力制御部の入力端子との間に設けられる第１のスイッチ素子と、
前記第１の閾値電圧よりも高い第２の電源電圧が供給される第２の電源端子と前記第１の入力制御部及び前記第２の入力制御部の入力端子との間に設けられる第２のスイッチ素子とを備え、
前記ラッチ回路が前記リセット状態から前記セット状態に変化してから前記一定期間経過するまで、前記第２のスイッチ素子をオンし、前記ラッチ回路が前記セット状態から前記リセット状態に変化してから前記一定期間経過するまで、前記第１のスイッチ素子をオンする、
シュミットトリガ回路。
【請求項４】
請求項２に記載のシュミットトリガ回路において、
前記第２の閾値電圧よりも低い第１の電源電圧が供給される第１の電源端子と前記第１の入力制御部及び前記第２の入力制御部の入力端子との間に設けられ、互いに直列接続された第１のトランジスタ及び第２のトランジスタと、
前記第１の閾値電圧よりも高い第２の電源電圧が供給される第２の電源端子と前記第１の入力制御部及び前記第２の入力制御部の入力端子との間に設けられ、互いに直列接続された第３のトランジスタ及び第４のトランジスタとを備え、
前記第１のトランジスタのゲート又はベースが、前記ラッチ回路の出力に接続され、
前記第２のトランジスタのゲート又はベースが、前記第１の遅延回路の出力に接続され、
前記第３のトランジスタのゲート又はベースが、前記ラッチ回路の出力に接続され、
前記第４のトランジスタのゲート又はベースが、前記第２の遅延回路の出力に接続された、
シュミットトリガ回路。
【請求項５】
請求項３に記載のシュミットトリガ回路において、
前記第１のスイッチ素子及び前記第２のスイッチ素子は、少なくとも１つが電界効果トランジスタから構成された、
シュミットトリガ回路。
【請求項６】
請求項３に記載のシュミットトリガ回路において、
前記第１のスイッチ素子及び前記第２のスイッチ素子は、少なくとも１つがバイポーラトランジスタから構成された、
シュミットトリガ回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、シュミットトリガ回路に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
地球温暖化の原因は、ＣＯ
２
のような温暖効果ガスの濃度上昇により、大気の温室効果が強まったことによると考えられており、通信情報化社会の急速な進展に伴い、電子機器の低消費電力化も大きな課題になってきている。電子機器には多くの半導体集積回路が使用されており、本発明は、半導体集積回路に幅広く使われるシュミットトリガ回路への入力信号を生成する差動増幅回路などのアナログ回路部の消費電力を低減し、地球温暖化の抑制に貢献しようとするものである。
【０００３】
従来、半導体集積回路に用いられるシュミットトリガ回路として、図５に示すような回路が知られている（例えば特許文献１、２など参照）。図５に示されているシュミットトリガ回路１００は、入力制御部１０２，１０３と、ＲＳフリップフロップ４０と、出力バッファ部１０６とを主たる構成要素として構成されている。シュミットトリガ回路１００は、入力信号に重畳したノイズによる誤動作防止などのために用いられる。
【０００４】
入力制御部１０２は、インバータ２１と、インバータ２１の出力を論理反転するインバータ２２と、抵抗器Ｒ２１とにより構成され、入力制御部１０３は、インバータ３１と、抵抗器Ｒ３１とにより構成されている。
【０００５】
インバータ２１，３１は、各々の入力が入力端子Ｔ１に接続され、互いに異なる閾値電圧に設定されている。インバータ２１とインバータ３１の閾値電圧の差がシュミットトリガ回路１００のヒステリシス幅となる。インバータ２２は、入力がインバータ２１の出力に接続されている。
【０００６】
抵抗器Ｒ２１は、インバータ２１の負電源入力と負電源電圧ＶＳＳとの間に接続されている。抵抗器Ｒ２１が接続されていない場合のインバータ２１の閾値電圧は、正電源電圧ＶＤＤと負電源電圧ＶＳＳの電位差のほぼ中点である。これに対して、抵抗器Ｒ２１を設けることにより、負電源電圧ＶＳＳから抵抗器Ｒ２１での電圧降下を加えた電圧がインバータ２１の負電源として供給され、閾値電圧ＶｔｈＨが高く設定される。
【０００７】
抵抗器Ｒ３１は、インバータ３１の正電源入力と正電源電圧ＶＤＤとの間に接続されている。抵抗器Ｒ３１が接続されていない場合のインバータ３１の閾値電圧は、正電源電圧ＶＤＤと負電源電圧ＶＳＳの電位差のほぼ中点である。これに対して、抵抗器Ｒ３１を設けることにより、正電源電圧ＶＤＤに抵抗器Ｒ３１での電圧降下を差し引いた電圧がインバータ３１の正電源として供給され、閾値電圧ＶｔｈＬが低く設定される。
【０００８】
ＲＳフリップフロップ４０は、セット入力Ｓがインバータ２２の出力に接続され、リセット入力Ｒがインバータ３１の出力に接続され、反転出力ＱＢから出力バッファ部１０６を介して出力信号ＶＯＵＴを取り出すように構成されている。また、図５では記載されていないが出力バッファ部１０６の後段には、様々な論理ゲート回路などが接続される。
【０００９】
次に、図５に示す従来のシュミットトリガ回路１００の動作について、図６に示すタイムチャートを参照しながら以下に説明する。図６は、一番上のタイムチャートに示す信号源からの出力波形が入力端子Ｔ１に入力された場合のシュミットトリガ回路１００の各ノードの変化の様子を示している。
【００１０】
最初に、入力信号ＶＩＮの電位が閾値電圧ＶｔｈＬよりも低い（ＶＩＮ＜ＶｔｈＬ）状態では、インバータ２１，３１の出力は共にＨｉｇｈ状態（ほぼ正電源電圧ＶＤＤとなる状態）、インバータ２２の出力がＬｏｗ状態（ほぼ負電源電圧ＶＳＳとなっている状態）であり、ＲＳフリップフロップ４０はリセット状態にあって、出力ＱはＬｏｗ状態、反転出力ＱＢはＨｉｇｈ状態となっている。
（【００１１】以降は省略されています）

関連特許