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公開番号2024179612
公報種別公開特許公報(A)
公開日2024-12-26
出願番号2023098595
出願日2023-06-15
発明の名称半導体モジュール
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人ゆうあい特許事務所
主分類H01L 25/07 20060101AFI20241219BHJP(基本的電気素子)
要約【課題】インダクタンスの増加を抑制する半導体モジュールを提供する。
【解決手段】半導体モジュール10では、O1端子140とO2端子210とが接続されていることにより、第1モジュール11と第2モジュール12とが接続されている。また、第1モジュール11は、第2モジュール12と厚み方向に対向している。さらに、第1モジュール11における電流経路方向は、第2モジュール12における電流経路方向とは反対方向になっている。
【選択図】図5
特許請求の範囲【請求項１】
半導体モジュールであって、
第１モジュール（１１）と、
第２モジュール（１２）と、
を備え、
前記第１モジュールは、
一方向（Ｄａ）に延びている第１端子（１１０）と、
前記第１端子に接続されている第１電極（１７１１）と、第２電極（１７１２）と、印加電圧に基づいて前記第１および前記第２電極の間にて電流を流させる第１ゲート電極（１７１３）と、前記第１電極および前記第２電極に接続されている第１ダイオード（１９１）と、を含む第１素子（１１１）と、
前記第２電極に接続されている第３電極（１７２１）と、第４電極（１７２２）と、印加電圧に基づいて前記第３電極および前記第４電極の間にて電流を流させる第２ゲート電極（１７２３）と、前記第３電極および前記第４電極に接続されている第２ダイオード（１９２）と、を含む第２素子（１１２）と、
前記第３電極に接続されているとともに前記一方向に延びており、負荷（５０）に接続される第２端子（１４０）と、
前記第４電極に接続されているとともに、前記一方向に延びている第３端子（１５０）と、
を有し、
前記第２モジュールは、
前記一方向に延びており、前記第２端子と接続されていることにより前記第１モジュールと前記第２モジュールとを接続させる第４端子（２１０）と、
前記第４端子に接続されている第５電極（２７１１）と、第６電極（２７１２）と、印加電圧に基づいて前記第５電極および前記第６電極の間にて電流を流させる第３ゲート電極（２７１３）と、前記第５電極および前記第６電極に接続されている第３ダイオード（２９１）と、を含む第３素子（２１１）と、
第７電極（２７２１）と、前記第６電極に接続されている第８電極（２７２２）と、印加電圧に基づいて前記第７電極および前記第８電極の間にて電流を流させる第４ゲート電極（２７２３）と、前記第７電極および前記第８電極に接続されている第４ダイオード（２９２）と、を含む第４素子（２１２）と、
前記第７電極に接続されているとともに、前記一方向に延びている第５端子（２４０）と、
前記第７電極に接続されているとともに、前記一方向に延びている第６端子（２５０）と、
を有し、
前記第１モジュールは、前記第１モジュールの厚み方向（ＤＴ）に前記第２モジュールと対向しており、
前記第１モジュールにおける電流経路方向は、前記第２モジュールにおける電流経路方向とは反対方向になっている半導体モジュール。
続きを表示（約 2,500 文字）【請求項２】
前記第１端子は、前記第５端子と前記厚み方向に対向しており、
前記第１端子における電流経路方向は、前記第５端子における電流経路方向とは反対方向になっており、
前記第２端子は、前記第４端子と前記厚み方向に対向しており、
前記第２端子における電流経路方向は、前記第４端子における電流経路方向とは反対方向になっており、
前記第３端子は、前記第６端子と前記厚み方向に対向しており、
前記第３端子における電流経路方向は、前記第６端子における電流経路方向とは反対方向になっている請求項１に記載の半導体モジュール。
【請求項３】
前記第１モジュールは、前記第１素子、前記第２素子、前記第１端子、前記第２端子および前記第３端子を覆う第１封止部（１６０）を有し、
前記第２モジュールは、前記第３素子、前記第４素子、前記第４端子、前記第５端子および前記第６端子を覆う第２封止部（２６０）を有し、
前記第１端子は、前記第１封止部から突き出ている第１突出部（１１００）を含み、
前記第２端子は、前記第１封止部から突き出ている第２突出部（１４００）を含み、
前記第３端子は、前記第１封止部から突き出ている第３突出部（１５００）を含み、
前記第４端子は、前記第２封止部から突き出ている第４突出部（２１００）を含み、
前記第５端子は、前記第２封止部から突き出ている第５突出部（２４００）を含み、
前記第６端子は、前記第２封止部から突き出ている第６突出部（２５００）を含み、
前記厚み方向における前記第１封止部の中心を通るとともに前記厚み方向と直交する面を第１中心面（Ｓｏ１）とし、
前記厚み方向における前記第２封止部の中心を通るとともに前記厚み方向と直交する面を第２中心面（Ｓｏ２）とすると、
前記第１突出部は、前記第１中心面よりも前記第５突出部側に位置しており、
前記第２突出部は、前記第１中心面よりも前記第４突出部側に位置しており、
前記第３突出部は、前記第１中心面よりも前記第６突出部側に位置しており、
前記第４突出部は、前記第２中心面よりも前記第２突出部側に位置しており、
前記第５突出部は、前記第２中心面よりも前記第１突出部側に位置しており、
前記第６突出部は、前記第２中心面よりも前記第３突出部側に位置している請求項２に記載の半導体モジュール。
【請求項４】
前記第１モジュールは、
前記第１電極に接続されている第１リードフレーム（１２１）と、
前記第２電極に接続されている第２リードフレーム（１２２）と、
前記第３電極および前記第２リードフレームに接続されている第３リードフレーム（１２３）と、
前記第４電極に接続されている第４リードフレーム（１２４）と、
前記第１素子、前記第２素子、前記第１端子、前記第２端子、前記第３端子、前記第１リードフレーム、前記第２リードフレーム、前記第３リードフレームおよび前記第４リードフレームを覆う第１封止部（１６０）と、
を有し、
前記第２モジュールは、
前記第５電極および前記第４端子に接続されている第５リードフレーム（２２１）と、
前記第６電極に接続されている第６リードフレーム（２２２）と、
前記第７電極に接続されている第７リードフレーム（２２３）と、
前記第８電極および前記第６リードフレームに接続されている第８リードフレーム（２２４）と、
前記第３素子、前記第４素子、前記第４端子、前記第５端子、前記第６端子、前記第５リードフレーム、前記第６リードフレーム、前記第７リードフレームおよび前記第８リードフレームを覆う第２封止部（２６０）と、
を有し、
前記第１リードフレーム、前記第２リードフレーム、前記第３リードフレームおよび前記第４リードフレームの少なくとも一部は、前記第１封止部から露出しており、
前記第５リードフレーム、前記第６リードフレーム、前記第７リードフレームおよび前記第８リードフレームの少なくとも一部は、前記第２封止部から露出しており、
前記第２封止部から露出している前記第５リードフレーム、前記第６リードフレーム、前記第７リードフレームおよび前記第８リードフレームの面積（Ｓ５、Ｓ６、Ｓ７、Ｓ８）のいずれかは、前記第１封止部から露出している前記第１リードフレーム、前記第２リードフレーム、前記第３リードフレームおよび前記第４リードフレームの面積（Ｓ１、Ｓ２、Ｓ３、Ｓ４）のいずれかよりも大きくなっている請求項１または２に記載の半導体モジュール。
【請求項５】
前記第１モジュールの外形と、前記第２モジュールの外形とは、同じとされている請求項１または２に記載の半導体モジュール。
【請求項６】
前記第３素子および前記第４素子の耐圧は、
前記第１素子の耐圧の０．５以上、１．０未満とされており、
前記第２素子の耐圧の０．５以上、１．０未満とされている請求項１または２に記載の半導体モジュール。
【請求項７】
前記半導体モジュールは、
前記第１端子に接続されているとともに、前記一方向に延びている第１延長部（３１）と、
前記第３端子に接続されているとともに、前記一方向に延びている第２延長部（３２）と、
前記第５端子および前記第６端子に接続されているとともに、前記一方向に延びている第３延長部（３３）と、
前記第１延長部および前記第３延長部に挟まれているとともに、前記第１延長部および前記第３延長部と接続されている第１コンデンサ（４１）と、
前記第２延長部および前記第３延長部に挟まれているとともに、前記第２延長部および前記第３延長部と接続されている第２コンデンサ（４２）と、
を備える請求項１または２に記載の半導体モジュール。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体モジュールに関するものである。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
従来、特許文献１に記載されているように、第１のパワーモジュールと、第２のパワーモジュールと、第３のパワーモジュールと、を有する３レベルインバータ装置が知られている。第１のパワーモジュールでは、第１のパワートランジスタが上アームとされ、第１のダイオードが下アームとされている。第２のパワーモジュールでは、第２のパワートランジスタが上アームとされ、第３のパワートランジスタが下アームとされている。第３のパワーモジュールでは、第２のダイオードが上アームとされ、第４のパワートランジスタが下アームとされている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－３９２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された３レベルインバータ装置では、第１のパワーモジュールおよび第２のパワーモジュールの間を配線で接続するとともに、第２のパワーモジュールおよび第３のパワーモジュールの間を配線で接続する必要がある。これらの配線のため、３レベルインバータ装置のインダクタンスが増加する。
【０００５】
本開示は、インダクタンスの増加を抑制する半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、半導体モジュールであって、第１モジュール（１１）と、第２モジュール（１２）と、を備え、第１モジュールは、一方向（Ｄａ）に延びている第１端子（１１０）と、第１端子に接続されている第１電極（１７１１）と、第２電極（１７１２）と、印加電圧に基づいて第１および第２電極の間にて電流を流させる第１ゲート電極（１７１３）と、第１電極および第２電極に接続されている第１ダイオード（１９１）と、を含む第１素子（１１１）と、第２電極に接続されている第３電極（１７２１）と、第４電極（１７２２）と、印加電圧に基づいて第３電極および第４電極の間にて電流を流させる第２ゲート電極（１７２３）と、第３電極および第４電極に接続されている第２ダイオード（１９２）と、を含む第２素子（１１２）と、第３電極に接続されているとともに一方向に延びており、負荷（５０）に接続される第２端子（１４０）と、第４電極に接続されているとともに、一方向に延びている第３端子（１５０）と、を有し、第２モジュールは、一方向に延びており、第２端子と接続されていることにより第１モジュールと第２モジュールとを接続させる第４端子（２１０）と、第４端子に接続されている第５電極（２７１１）と、第６電極（２７１２）と、印加電圧に基づいて第５電極および第６電極の間にて電流を流させる第３ゲート電極（２７１３）と、第５電極および第６電極に接続されている第３ダイオード（２９１）と、を含む第３素子（２１１）と、第７電極（２７２１）と、第６電極に接続されている第８電極（２７２２）と、印加電圧に基づいて第７電極および第８電極の間にて電流を流させる第４ゲート電極（２７２３）と、第７電極および第８電極に接続されている第４ダイオード（２９２）と、を含む第４素子（２１２）と、第７電極に接続されているとともに、一方向に延びている第５端子（２４０）と、第７電極に接続されているとともに、一方向に延びている第６端子（２５０）と、を有し、第１モジュールは、第１モジュールの厚み方向（ＤＴ）に第２モジュールと対向しており、第１モジュールにおける電流経路方向は、第２モジュールにおける電流経路方向とは反対方向になっている半導体モジュールである。
【０００７】
これにより、第１モジュールおよび第２モジュールを流れる電流による磁界の向きが互いに異なる方向になる箇所が発生する。このため、第１モジュールと、第２モジュールとは、互いに磁界を打ち消し合う。したがって、第１モジュールおよび第２モジュールにおけるインダクタンスの増加が抑制される。よって、半導体モジュールのインダクタンスの増加が抑制される。
【０００８】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【０００９】
第１実施形態における半導体モジュールを示す回路図。
半導体モジュールの第１モジュールのドレイン側から見た図。
第１モジュールのソース側から見た図。
図２および図３のＩＶ－ＩＶ線断面図。
図２および図３のＶ－Ｖ線断面図。
図３のＶＩ－ＶＩ線断面図。
図３のＶＩＩ－ＶＩＩ線断面図。
図２および図３のＶＩＩＩ－ＶＩＩＩ線断面図。
半導体モジュールの第２モジュールのドレイン側から見た図。
第２モジュールのソース側から見た図。
半導体モジュールの延長部およびコンデンサを示す斜視図。
延長部およびコンデンサの断面図。
半導体モジュールの第１転流経路を示す回路図。
半導体モジュールの第２転流経路を示す回路図。
半導体モジュールの第３転流経路を示す回路図。
半導体モジュールの第４転流経路を示す回路図。
第１モジュールのドレイン側から見たときの第１転流経路および第３転流経路を示す図。
第２モジュールのドレイン側から見たときの第１転流経路および第３転流経路を示す図。
第１モジュールのドレイン側から見たときの第２転流経路および第４転流経路を示す図。
第２モジュールのドレイン側から見たときの第２転流経路および第４転流経路を示す図。
第２実施形態における半導体モジュールの第１モジュールのドレイン側から見た図。
第１モジュールのソース側から見た図。
半導体モジュールの第２モジュールのドレイン側から見た図。
第２モジュールのソース側から見た図。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面を参照しつつ説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付し、その説明を省略する。
（【００１１】以降は省略されています）

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