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公開番号2024044461
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022149986
出願日2022-09-21
発明の名称半導体装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人サクラ国際特許事務所
主分類H10B 43/27 20230101AFI20240326BHJP()
要約【課題】貼合の際に用いられる支持基板を容易に再利用することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第1の基板の上に設けられた第1の多結晶半導体層と、第1の基板と第1の多結晶半導体層との間に設けられ、第1の多結晶半導体層よりもp型不純物の濃度が低く且つn型不純物の濃度が高い第2の多結晶半導体層と、を有する剥離層を形成し、第1の多結晶半導体層を陽極化成することにより第1の多孔質層を形成し、第1の多孔質層の上に第1のデバイス層を形成し、第1のデバイス層と、第2の基板に設けられた第2のデバイス層と、を貼合する。
【選択図】図1
特許請求の範囲【請求項１】
第１の基板の上に設けられた第１の多結晶半導体層と、前記第１の基板と前記第１の多結晶半導体層との間に設けられ、前記第１の多結晶半導体層よりもｐ型不純物の濃度が低く且つｎ型不純物の濃度が高い第２の多結晶半導体層と、を有する剥離層を形成し、
前記第１の多結晶半導体層を陽極化成することにより第１の多孔質層を形成し、
前記第１の多孔質層の上に第１のデバイス層を形成し、
前記第１のデバイス層と、第２の基板に設けられた第２のデバイス層と、を貼合する、半導体装置の製造方法。
続きを表示（約 910 文字）【請求項２】
第１の基板の上に設けられた第１の多結晶半導体層と、前記第１の基板と前記第１の多結晶半導体層との間に設けられるとともに前記第１の多結晶半導体層よりもｐ型不純物の濃度が低い第２の多結晶半導体層と、前記第１の多結晶半導体層の上に設けられるとともに前記第１の多結晶半導体層よりも前記ｐ型不純物の濃度が低い第３の多結晶半導体層と、を有する剥離層を形成し、
前記第１の多結晶半導体層、前記第２の多結晶半導体層、および前記第３の多結晶半導体層を陽極化成することにより第１の多孔質層、第２の多孔質層、および第３の多孔質層を形成し、
前記第３の多孔質層の上に第１のデバイス層を形成し、
前記第１のデバイス層と、第２の基板に設けられた第２のデバイス層と、を貼合する、半導体装置の製造方法。
【請求項３】
前記ｎ型不純物は、リンまたはヒ素を含む、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の多孔質層は、前記第１の多結晶半導体層の前記第１の基板側から正電位を印加するとともに前記第１の多結晶半導体層の前記第１の基板の反対側から負電位を印加して前記第１の多結晶半導体層を陽極化成することにより形成される、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２の多孔質層の空隙率および前記第３の多孔質層の空隙率のそれぞれは、前記第１の多孔質層の空隙率よりも低い、請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第１の多結晶半導体層の平均結晶粒径は、前記第２の多結晶半導体層の平均結晶粒径および前記第３の多結晶半導体層の平均結晶粒径のそれぞれよりも小さい、請求項２に記載の半導体装置の製造方法。
【請求項７】
前記ｐ型不純物は、ボロンを含む、請求項１ないし請求項６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１の多孔質層を介して前記第１の基板と前記第１のデバイス層とを分離する、請求項１ないし請求項６のいずれか一項に記載の半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
第１の基板に設けられた第１のデバイス層と、第２の基板に設けられた第２のデバイス層とを貼合することにより形成可能な半導体装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開平１－２１７９４１号公報
特開２０００－３４９２６６号公報
特開２０２２－３４８８１号公報
特開２０２２－４９６０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明が解決しようとする課題の一つは、貼合の際に用いられる支持基板を容易に再利用することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置の製造方法は、第１の基板の上に設けられた第１の多結晶半導体層と、第１の基板と第１の多結晶半導体層との間に設けられ、第１の多結晶半導体層よりもｐ型不純物の濃度が低く且つｎ型不純物の濃度が高い第２の多結晶半導体層と、を有する剥離層を形成し、第１の多結晶半導体層を陽極化成することにより第１の多孔質層を形成し、第１の多孔質層の上に第１のデバイス層を形成し、第１のデバイス層と、第２の基板に設けられた第２のデバイス層と、を貼合する。
【図面の簡単な説明】
【０００６】
半導体装置の製造方法の例を説明するための模式図である。
剥離層１１Ａの第１の構造例を説明するための断面模式図である。
剥離層１１Ａの第１の構造例に対する陽極化成処理の例を説明するための断面模式図である。
剥離層１１Ａの第１の構造例に対する陽極化成処理の例を説明するための断面模式図である。
剥離層１１Ａの第２の構造例を説明するための断面模式図である。
剥離層１１Ａの第２の構造例に対する陽極化成処理の例を説明するための断面模式図である。
半導体装置の構造例を示す断面模式図である。
メモリピラーＭＰの構造例を示す断面模式図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【０００８】
本明細書において、「接続」とは、特に指定する場合を除き、物理的な接続だけでなく電気的な接続も含む。
【０００９】
（第１の実施形態）
図１は、半導体装置の製造方法の例を説明するための模式図である。ここでは、一例として、３次元構造を有するＮＡＮＤフラッシュメモリの製造方法例について説明する。
【００１０】
まず、支持基板として単結晶シリコン基板等の基板１０を準備するとともに、単結晶シリコン基板等の基板２０に設けられた周辺回路を含むデバイス層２１を準備する（図１（Ａ１）、（Ａ２））。次に、基板１０の上に半導体層を有する剥離層１１Ａを形成する（図１（Ｂ））。次に、剥離層１１Ａに対し陽極化成処理を行い、剥離層１１Ａの半導体層の少なくとも一部をポーラス化することにより多孔質層（ポーラス層）を有する剥離層１１Ｂを形成する（図１（Ｃ））。次に、剥離層１１Ｂの上にメモリセルアレイを含むデバイス層１２を形成する（図１（Ｄ））。次に、デバイス層１２とデバイス層２１とを対向させてデバイス層１２とデバイス層２１とを貼合する（図１（Ｅ））。次に、剥離層１１Ａを介して基板１０とデバイス層１２とを分離する（図１（Ｆ１）、（Ｆ２））。分離は、例えばウォータージェット等の方法を用いて物理的に行われてもよい。分離された基板１０およびデバイス層１２のそれぞれの表面を、ウェットエッチング等の方法を用いてクリーニングし、それぞれの表面に剥離層１１Ｂの一部が残存する場合には、これを除去する。これにより、基板１０を新たなデバイス層１２を形成するための支持基板として半導体装置の製造に再利用できる。その後、デバイス層１２とデバイス層２１との積層構造は、ダイシング工程により複数の半導体チップに分割される。各半導体チップは、ＮＡＮＤフラッシュメモリである。以上が半導体装置の製造方法例の説明である。
（【００１１】以降は省略されています）

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