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公開番号2024025448
公報種別公開特許公報(A)
公開日2024-02-26
出願番号2022128905
出願日2022-08-12
発明の名称ストレージシステム
出願人株式会社日立製作所
代理人藤央弁理士法人
主分類G06F 13/14 20060101AFI20240216BHJP(計算;計数)
要約【課題】プロセッサが再起動する場合でもホストとのIO通信の切断を回避する。
【解決手段】プロトコルチップは、ホスト装置からの要求を共有メモリに書き込む。複数のプロセッサの一つのプロセッサは、ホスト装置からの要求を、アドレス変換部を通じて共有メモリから読み出し、要求に対する応答を、アドレス変換部を通じて共有メモリに書き込む。プロトコルチップは応答を共有メモリから読み出しホスト装置に送付する。第1プロセッサが再起動する場合、第1プロセッサは、第1アドレス変換部に再起動の処理を行い、共有メモリに対しては再起動の処理を行わない。第2プロセッサは、第1プロセッサに代わって、ホスト装置からの第1プロセッサに向けた第1要求を、第2アドレス変換部を通じて共有メモリから読み出し、第1要求に対する第1応答を、第2アドレス変換部を通じて共有メモリに書き込む。
【選択図】図1
特許請求の範囲【請求項1】
ホスト装置からの要求を処理するストレージシステムであって、
前記ホスト装置との通信のプロトコルを制御するプロトコルチップと、
前記ストレージシステムの制御を行う複数のプロセッサと、
前記プロトコルチップ及び前記複数のプロセッサから読み書き可能な共有メモリと、
前記複数のプロセッサの対応するプロセッサと前記共有メモリとをそれぞれ接続する、複数のアドレス変換部と、を含み、
前記アドレス変換部は、前記複数のプロセッサの対応するプロセッサがそれぞれ用いるアドレスを、前記共有メモリの読み出しまたは書き込みを行うために用いるアドレスに変換し、
前記プロトコルチップは、前記ホスト装置からの前記要求を前記共有メモリに書き込み、
前記複数のプロセッサの一つのプロセッサは、前記プロトコルチップが前記共有メモリに書き込んだ前記ホスト装置からの要求を、前記一つのプロセッサに接続されたアドレス変換部を通じて、前記共有メモリから読み出し、前記要求に対する応答を、前記接続されたアドレス変換部を通じて、前記共有メモリに書き込み、
前記プロトコルチップは、前記一つのプロセッサが書き込んだ前記ホスト装置からの前記要求に対する前記応答を前記共有メモリから読み出し、前記ホスト装置に送付し、
前記複数のプロセッサの第1プロセッサが再起動する場合、
前記第1プロセッサは、前記第1プロセッサに接続された第1アドレス変換部に再起動の処理を行い、前記共有メモリに対しては再起動の処理を行わず、
前記共有メモリは動作を継続し、
前記複数のプロセッサの前記第1プロセッサと異なる第2プロセッサは、前記第1プロセッサに代わって、
前記プロトコルチップが書き込んだ前記第1プロセッサに向けた前記ホスト装置からの第1要求を、前記第2プロセッサに接続された第2アドレス変換部を通じて、前記共有メモリから読み出し、
前記第1要求に対する第1応答を、前記第2アドレス変換部を通じて、前記共有メモリに書き込む、ストレージシステム。
続きを表示(約 1,900 文字)【請求項2】
請求項1に記載されたストレージシステムであって、
前記第1プロセッサは、リセット信号を前記第1アドレス変換部に伝達することで、前記第1アドレス変換部の再起動の処理を行い、
前記第1アドレス変換部が前記リセット信号を前記共有メモリに伝達しないことで、前記共有メモリの再起動の処理が回避される、ストレージシステム。
【請求項3】
請求項1に記載されたストレージシステムであって、
第1ストレージコントローラと第2ストレージコントローラと、を含み、
前記第1ストレージコントローラ及び前記第2ストレージコントローラのそれぞれは、前記プロトコルチップと、前記共有メモリと、前記複数のプロセッサと、前記複数のアドレス変換部と、を含み、
前記第1プロセッサと前記第2プロセッサの双方は、前記第1ストレージコントローラ又は前記第2ストレージコントローラに含まれる、ストレージシステム。
【請求項4】
請求項3に記載されたストレージシステムであって、
互いに通信可能な複数のストレージノードを含み、
前記複数のストレージノードの各ストレージノードは、前記第1ストレージコントローラ及び前記第2ストレージコントローラを含む、ストレージシステム。
【請求項5】
請求項1に記載されたストレージシステムであって、
前記プロトコルチップ、前記共有メモリと、及び前記複数のアドレス変換部は、1又は複数のスイッチ部を介して接続される、ストレージシステム。
【請求項6】
請求項1に記載されたストレージシステムであって、
前記複数のプロセッサのそれぞれは、他のプロセッサが再起動するかを監視し、
前記第2プロセッサは、前記第1プロセッサの再起動を検出したプロセッサであり、
前記第2プロセッサは、前記第1プロセッサ及び前記第2プロセッサと異なるプロセッサに、前記第1プロセッサに代わって処理を実行することを通知する、ストレージシステム。
【請求項7】
請求項1に記載されたストレージシステムであって、
複数の稼働監視部をさらに含み、
前記複数の稼働監視部は、前記複数のプロセッサの再起動を監視し、
前記複数の稼働監視部のうちの一つの稼働監視部は、
前記複数のプロセッサのうちの一つが再起動したこと検出すると、再起動していない他のプロセッサのうちから、前記再起動したプロセッサの代わりにホスト装置からの要求を前記共有メモリから読み出すプロセッサを決定し、
前記複数の稼働監視部の他のすべての稼働監視部に、前記再起動したプロセッサの代わりに前記ホスト装置からの要求を前記共有メモリから読み出すプロセッサを決定したことの調停を要求し、
前記複数の稼働監視部の他のすべての稼働監視部から、前記再起動したプロセッサの代わりに前記ホスト装置からの要求を前記共有メモリから読み出すプロセッサを決定したことの調停の要求に対して応諾する通知を受信し、
前記決定したプロセッサに前記再起動したプロセッサの代わりに前記ホスト装置からの要求を前記共有メモリから読み出すように指示する、ストレージシステム。
【請求項8】
請求項1に記載されたストレージシステムであって、
前記共有メモリは、前記プロトコルチップ及び前記複数のプロセッサそれぞれの組み合わせに対して、前記ホスト装置からの要求を格納する要求用領域と前記要求への応答を格納する応答用領域と、を含み、
前記プロトコルチップは、前記ホスト装置からの前記要求を、対応するプロセッサの要求用領域に書き込み、
前記複数のプロセッサの各プロセッサは、各プロセッサに対応する前記要求用領域から前記要求を読み出し、
前記複数のプロセッサの各プロセッサは、前記要求への応答を各プロセッサに対応する応答用領域に書き込み、
前記プロトコルチップは、前記応答用領域から前記応答を読み出し、
前記第1プロセッサが再起動する場合、前記第2プロセッサは、
前記第1プロセッサの代わりに、前記第1プロセッサ対応する前記要求用領域から前記第1プロセッサに向けた前記ホスト装置からの第1要求を読み出し、
前記第1要求に対する前記第1応答を、前記第1プロセッサ対応する前記応答用領域に書き込む、ストレージシステム。

発明の詳細な説明【技術分野】
【0001】
本発明は、プロトコルチップを用いて構成するストレージシステムの構成に関する。
続きを表示(約 2,200 文字)【背景技術】
【0002】
ストレージシステムでは、信頼性を向上するため、システムの制御を司るストレージコントローラを複数設けて、いずれかのストレージコントローラで障害が発生しても、残ったストレージコントローラで動作を継続可能としている。このようなストレージコントローラの典型的な個数は2である。例えば、特許文献1には、ストレージシステムのコントローラ部を二つのコントローラで構成する例が開示されている。
【0003】
このようなストレージシステムにおいて、障害以外にもOSのアップデート等でコントローラのCPUのリブートが必要な場合がある。ストレージシステムではホスト装置とのデータの入出力のためにIO通信を行っている。このホスト装置とのIO通信に使われるプロトコルは、例えばFibre Channelである。
【0004】
このような状況において、CPUのリブート(再起動)を行うと、当該CPUが制御を行っていたホスト装置とのIO通信は一時切断を余儀なくされる。ホスト装置からみると、一時的にストレージシステムがシステムダウンしたように見える。これを避けるために、CPUのリブートを行っていないコントローラへIO通信を切替える必要があるが、これにはホスト側の設定変更やアプリケーションの再実行等が必要になる。このため、CPUがリブートしてもホスト装置とのIO通信が切断されないような構成が求められる。
【0005】
この課題の解決には、ストレージコントローラ側で、自動的にホスト装置とのIO通信を切替える仕組みを持つことが考えられる。特許文献2には、ホスト装置とのIO通信のプロトコルを制御するプロトコルチップのアクセス先を自動的に振り分けることで、CPUのリブート時にもIO通信を自動的に切り替えることが可能な機能を持つローカルルータを備えるストレージシステムの例が開示されている。
【0006】
しかし、このようなローカルルータは複雑な制御を必要とするので、何らかのCPUを搭載してプログラム制御を行う場合があり得る。その場合、ローカルルータ自体のOSのアップデート時にはローカルルータのリブートが必要になる。またローカルルータ自体が障害を発生する場合もある。このような場合には、ローカルルータによるホスト装置とのIO通信を自動的に切り替える機能が利用できず、ホスト装置とのIO通信が切断される。
【先行技術文献】
【特許文献】
【0007】
米国特許第8,700,856号
米国特許第8,423,677号
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明が解決しようとする課題は、OSアップデート等でプロセッサが再起動する場合でも、ローカルルータのような特別な制御機能部を備えることなく、ホストとのIO通信の切断を回避することである。
【課題を解決するための手段】
【0009】
本発明の一態様ストレージシステムは、ホスト装置との通信のプロトコルを制御するプロトコルチップと、前記ストレージシステムの制御を行う複数のプロセッサと、前記プロトコルチップ及び前記複数のプロセッサから読み書き可能な共有メモリと、前記複数のプロセッサの対応するプロセッサと前記共有メモリとをそれぞれ接続する、複数のアドレス変換部と、を含む。前記アドレス変換部は、前記複数のプロセッサの対応するプロセッサがそれぞれ用いるアドレスを、前記共有メモリの読出しまたは書き込みを行うために用いるアドレスに変換する。前記プロトコルチップは、前記ホスト装置からの前記要求を前記共有メモリに書き込む。前記複数のプロセッサの一つのプロセッサは、前記プロトコルチップが前記共有メモリに書き込んだ前記ホスト装置からの要求を、前記一つのプロセッサに接続されたアドレス変換部を通じて、前記共有メモリから読み出し、前記要求に対する応答を、前記接続されたアドレス変換部を通じて、前記共有メモリに書き込む。前記プロトコルチップは、前記一つのプロセッサが書き込んだ前記ホスト装置からの前記要求に対する前記応答を前記共有メモリから読み出し、前記ホスト装置に送付する。前記複数のプロセッサの第1プロセッサが再起動する場合、前記第1プロセッサは、前記第1プロセッサに接続された第1アドレス変換部に再起動の処理を行い、前記共有メモリに対しては再起動の処理を行わない。前記共有メモリは動作を継続する。前記複数のプロセッサの前記第1プロセッサと異なる第2プロセッサは、前記第1プロセッサに代わって、前記プロトコルチップが書き込んだ前記ホスト装置からの前記第1プロセッサに向けた第1要求を、前記第2プロセッサに接続された第2アドレス変換部を通じて、前記共有メモリから読み出し、前記第1要求に対する第1応答を、前記第2アドレス変換部を通じて、前記共有メモリに書き込む。
【発明の効果】
【0010】
プロセッサが再起動する場合でもホストとのIO通信の切断を回避する。
【図面の簡単な説明】
(【0011】以降は省略されています)

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