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公開番号2025149554
公報種別公開特許公報(A)
公開日2025-10-08
出願番号2024050279
出願日2024-03-26
発明の名称マイクロコンピュータのメモリ制御回路
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G06F 9/38 20180101AFI20251001BHJP(計算;計数)
要約【課題】来と比較してマイクロコンピュータの処理速度を向上させることが可能なマイクロコンピュータのメモリ制御回路を提供する。
【解決手段】マイクロコンピュータのメモリ制御回路は、プロセッサがメモリから命令を読み出すアドレス及び次のアドレスをメモリアドレスレジスタに、当該アドレスの命令及び次のアドレスの命令を命令メモリにそれぞれ格納するとともに、前記次のアドレス及び当該次のアドレスの命令を第1命令キャッシュに格納するメモリ読み出し制御回路と、前記プロセッサが前記メモリから次の命令を読み出す際に、前記メモリアドレスレジスタに格納されているアドレスと前記第1命令キャッシュに格納されているアドレスとが不一致であった場合に、前記メモリアドレスレジスタに格納されているアドレス、当該アドレスの命令及び不一致の発生回数を第2命令キャッシュに格納するキャッシュコントローラと、を備える。
【選択図】図1
特許請求の範囲【請求項１】
命令が格納されているメモリと、
前記メモリから命令を読み出して実行するプロセッサと、
を備えるマイクロコンピュータのメモリ制御回路であって、
前記プロセッサが前記メモリから命令を読み出すアドレス及び次のアドレスをメモリアドレスレジスタに、当該アドレスの命令及び次のアドレスの命令を命令メモリにそれぞれ格納するとともに、前記次のアドレス及び当該次のアドレスの命令を第１命令キャッシュに格納するメモリ読み出し制御回路と、
前記プロセッサが前記メモリから次の命令を読み出す際に、前記メモリアドレスレジスタに格納されているアドレスと前記第１命令キャッシュに格納されているアドレスとが不一致であった場合に、前記メモリアドレスレジスタに格納されているアドレス、当該アドレスの命令及び不一致の発生回数を第２命令キャッシュに格納するキャッシュコントローラと、
を備えるマイクロコンピュータのメモリ制御回路。
続きを表示（約 510 文字）【請求項２】
前記プロセッサが前記メモリから次の命令を読み出す際に、前記メモリアドレスレジスタに格納されているアドレスと前記第１命令キャッシュに格納されているアドレスとが不一致であった場合において、前記メモリアドレスレジスタに格納されているアドレスが連続して分岐しているときに、前記キャッシュコントローラに当該アドレスを前記第２命令キャッシュから削除させる連続分岐検出器をさらに備える、請求項１に記載のマイクロコンピュータのメモリ制御回路。
【請求項３】
前記キャッシュコントローラは、前記プロセッサが前記メモリから次の命令を読み出す際に、前記メモリアドレスレジスタに格納されているアドレスと前記第１命令キャッシュに格納されているアドレスとが不一致であった場合において、前記第２命令キャッシュの格納領域の上限まで前記メモリアドレスレジスタに格納されているアドレス、当該アドレスの命令及び不一致の発生回数が格納されているときに、前記メモリアドレスレジスタに格納されているアドレス、当該アドレスの命令及び不一致の発生回数を第３命令キャッシュに格納する、請求項１に記載のマイクロコンピュータのメモリ制御回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、マイクロコンピュータのメモリ制御回路に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１には、実行中プログラムループの命令列をループ処理の終了までキャッシュメモリに駐在させることで、プログラム処理を高速化させるキャッシュメモリ制御方式の技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開平０４－３３３９２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）から読み出すアドレスが連続している場合は、キャッシュメモリから高速に読み出し可能であるが、割込みが発生した場合や、分岐命令が来た場合には、読み出すアドレスは連続しないので、高速なキャッシュメモリからではなく、低速なメモリから読み出しが行われるため、マイクロコンピュータの処理速度が低下する問題があった。
【０００５】
本開示は、上記の点に鑑みてなされたものであり、従来と比較してマイクロコンピュータの処理速度を向上させることが可能なマイクロコンピュータのメモリ制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示のある観点によれば、命令が格納されているメモリと、前記メモリから命令を読み出して実行するプロセッサと、を備えるマイクロコンピュータのメモリ制御回路であって、前記プロセッサが前記メモリから命令を読み出すアドレス及び次のアドレスをメモリアドレスレジスタに、当該アドレスの命令及び次のアドレスの命令を命令メモリにそれぞれ格納するとともに、前記次のアドレス及び当該次のアドレスの命令を第１命令キャッシュに格納するメモリ読み出し制御回路と、前記プロセッサが前記メモリから次の命令を読み出す際に、前記メモリアドレスレジスタに格納されているアドレスと前記第１命令キャッシュに格納されているアドレスとが不一致であった場合に、前記メモリアドレスレジスタに格納されているアドレス、当該アドレスの命令及び不一致の発生回数を第２命令キャッシュに格納するキャッシュコントローラと、を備えるマイクロコンピュータのメモリ制御回路が提供される。
【０００７】
前記マイクロコンピュータのメモリ制御回路は、前記プロセッサが前記メモリから次の命令を読み出す際に、前記メモリアドレスレジスタに格納されているアドレスと前記第１命令キャッシュに格納されているアドレスとが不一致であった場合において、前記メモリアドレスレジスタに格納されているアドレスが連続して分岐しているときに、前記キャッシュコントローラに当該アドレスを前記第２命令キャッシュから削除させる連続分岐検出器をさらに備えてもよい。
【０００８】
前記キャッシュコントローラは、前記プロセッサが前記メモリから次の命令を読み出す際に、前記メモリアドレスレジスタに格納されているアドレスと前記第１命令キャッシュに格納されているアドレスとが不一致であった場合において、前記第２命令キャッシュの格納領域の上限まで前記メモリアドレスレジスタに格納されているアドレス、当該アドレスの命令及び不一致の発生回数が格納されているときに、前記メモリアドレスレジスタに格納されているアドレス、当該アドレスの命令及び不一致の発生回数を第３命令キャッシュに格納してもよい。
【発明の効果】
【０００９】
本開示によれば、従来と比較してマイクロコンピュータの処理速度を向上させることが可能なマイクロコンピュータのメモリ制御回路を提供することができる。
【図面の簡単な説明】
【００１０】
開示の技術の実施形態に係るマイクロコンピュータのメモリ制御回路の構成を説明する図である。
第２命令キャッシュに格納される情報の例を示す図である。
図１に示したマイクロコンピュータの命令読み出し動作を示す図である。
開示の技術の実施形態に係るマイクロコンピュータのメモリ制御回路の構成を説明する図である。
第３命令キャッシュに格納される情報の例を示す図である。
開示の技術の実施形態の比較例となるマイクロコンピュータのメモリ制御回路について説明する図である。
図６に示したマイクロコンピュータの命令読み出し動作を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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