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公開番号2025142327
公報種別公開特許公報(A)
公開日2025-09-30
出願番号2025127316,2022027101
出願日2025-07-30,2022-02-24
発明の名称半導体装置
出願人株式会社豊田中央研究所,株式会社デンソー
代理人弁理士法人快友国際特許事務所
主分類H10D 8/50 20250101AFI20250919BHJP()
要約【課題】リカバリ損失が抑えられるとともに高耐圧な特性を有する半導体装置を提供する。
【解決手段】半導体装置の導体層は、第1導電型のドリフト領域と、ドリフト領域の上面の一部に接している第1導電型のピラー領域と、ドリフト領域の上面の他の一部に接している第2導電型領域であって、ピラー領域の側面に接する部分に配置されている第2導電型のアノード領域と、ピラー領域の上面に接している第2導電型のベース領域と、半導体層の上面に露出する位置に配置されているとともに第2主電極に電気的に接続されている第2導電型のコンタクト領域と、を含む第2導電型領域と、第2導電型領域のベース領域の上面に接しており、半導体層の上面に露出する位置に配置されているとともに第2主電極に電気的に接続されている第1導電型のソース領域と、を有している。
【選択図】図1
特許請求の範囲【請求項１】
半導体層と、
前記半導体層の下面に被覆されている第１主電極と、
前記半導体層の上面に被覆されている第２主電極と、を備えており、
前記半導体層は、
第１導電型のドリフト領域と、
前記ドリフト領域の上面の一部に接している第１導電型のピラー領域と、
前記ドリフト領域の上面の他の一部に接している第２導電型領域であって、前記ピラー領域の側面に接する部分に配置されている第２導電型のアノード領域と、前記ピラー領域の上面に接している第２導電型のベース領域と、前記半導体層の上面に露出する位置に配置されているとともに前記第２主電極に電気的に接続されている第２導電型のコンタクト領域と、を含む第２導電型領域と、
前記第２導電型領域の前記ベース領域の上面に接しており、前記半導体層の上面に露出する位置に配置されているとともに前記第２主電極に電気的に接続されている第１導電型のソース領域と、を有している、半導体装置。
続きを表示（約 380 文字）【請求項２】
前記アノード領域は、前記ピラー領域の高さ範囲の一部に、前記ピラー領域に接するとともに残部よりも不純物濃度が高いピンチオフ領域を含む、請求項１に記載の半導体装置。
【請求項３】
前記ピンチオフ領域は、前記ドリフト領域に接している、請求項２に記載の半導体装置。
【請求項４】
前記ドリフト領域と前記ピラー領域と前記アノード領域と前記ベース領域と前記ソース領域は、前記ソース領域と前記ベース領域の間のリーチスルー電圧と前記ピラー領域における電圧降下の和が、前記アノード領域と前記ドリフト領域の間のビルトイン電圧よりも小さく、且つ、前記アノード領域と前記ピラー領域のピンチオフ電圧が、前記ベース領域と前記ピラー領域のリーチスルー電圧よりも小さく、なるように構成されている、請求項１～３のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
ダイオード（ＭＯＳＦＥＴに内蔵されるダイオードも含む）に順バイアスが印加されると、ｎ型のカソード領域からｎ型のドリフト領域に電子が注入され、ｐ型のアノード領域からドリフト領域に正孔が注入される。ダイオードに印加される電圧が順バイアスから逆バイアスに変化すると、順バイアスのときにドリフト領域に注入された電子と正孔はそれぞれ、順バイアスのときとは逆向きに移動する。このような電子と正孔の逆向きの流れはリカバリ電流と呼ばれ、リカバリ損失の主な原因である。
【０００３】
特許文献１は、ｎｐｎトランジスタ構造を内蔵したダイオードを開示する。このダイオードでは、順バイアスのときに、ｎｐｎトランジスタ構造が動作する。これにより、アノード領域からドリフト領域に注入される正孔量を抑制でき得る。
【先行技術文献】
【特許文献】
【０００４】
特開２０１８－１９０８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本明細書は、リカバリ損失が抑えられるとともに高耐圧な特性を有する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示する半導体装置の一実施形態は、半導体層と、前記半導体層の下面に被覆されている第１主電極と、前記半導体層の上面に被覆されている第２主電極と、を備えることができる。前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域の上面の一部に接している第１導電型のピラー領域と、前記ドリフト領域の上面の他の一部に接している第２導電型領域であって、前記ピラー領域の側面に接する部分に配置されている第２導電型のアノード領域と、前記ピラー領域の上面に接している第２導電型のベース領域と、前記半導体層の上面に露出する位置に配置されているとともに前記第２主電極に電気的に接続されている第２導電型のコンタクト領域と、を含む第２導電型領域と、前記第２導電型領域の前記ベース領域の上面に接しており、前記半導体層の上面に露出する位置に配置されているとともに前記第２主電極に電気的に接続されている第１導電型のソース領域と、を有することができる。この半導体装置では、前記ピラー領域と前記ベース領域と前記ソース領域が接合型トランジスタ構造を構成している。この接合型トランジスタ構造が順バイアスのときに動作するので、前記アノード領域と前記ドリフト領域で構成されたダイオードを流れる電流が小さくなり、前記アノード領域から前記ドリフト領域に注入されるキャリア量が抑制され、リカバリ損失が抑制され得る。また、この半導体装置では、前記ピラー領域の側面に接して前記アノード領域が配置されているので、逆バイアスのときに前記ピラー領域がＪＦＥＴ効果によって空乏化される。このため、前記ピラー領域と前記ベース領域のｐｎ接合界面に加わる電界が緩和され、前記ピラー領域と前記ベース領域の間のリーチスルーが抑えられる。このように、上記実施形態の半導体装置は、リカバリ損失が抑えられるとともに高耐圧な特性を有することができる。
【０００７】
前記アノード領域は、前記ピラー領域の高さ範囲の一部に、前記ピラー領域に接するとともに残部よりも不純物濃度が高いピンチオフ領域を含んでもよい。前記ピンチオフ領域が設けられていると、逆バイアスのときに前記ピラー領域がより効果的に空乏化されるので、前記ピラー領域と前記ベース領域の間のリーチスルーがより効果的に抑えられる。
【０００８】
前記ピンチオフ領域は、前記ドリフト領域に接していてもよい。このような位置に前記ピンチオフ領域が設けられていると、逆バイアスのときに前記ピンチオフ領域に高電圧が加わり、前記ピンチオフ領域から前記ピラー領域に良好に空乏層が延びる。この結果、前記ピラー領域と前記ベース領域の間のリーチスルーがより効果的に抑えられる。
【０００９】
前記ドリフト領域と前記ピラー領域と前記アノード領域と前記ベース領域と前記ソース領域は、前記ソース領域と前記ベース領域の間のリーチスルー電圧と前記ピラー領域における電圧降下の和が、前記アノード領域と前記ピラー領域の間のビルトイン電圧よりも小さく、且つ、前記アノード領域と前記ピラー領域のピンチオフ電圧が、前記ベース領域と前記ピラー領域のリーチスルー電圧よりも小さく、なるように構成されていてもよい。
【図面の簡単な説明】
【００１０】
半導体装置の要部断面図を模式的に示す図である。
変形例の半導体装置の要部断面図を模式的に示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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