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公開番号2025086452
公報種別公開特許公報(A)
公開日2025-06-09
出願番号2023200422
出願日2023-11-28
発明の名称基板の実装方法、基板及び画像形成装置
出願人キヤノン株式会社
代理人個人,個人
主分類H05K 3/34 20060101AFI20250602BHJP(他に分類されない電気技術)
要約【課題】半田ブリッジを抑制し、かつ、基板の小型化すること。
【解決手段】基板2の半田面を薄マスク板8で覆い、さらにクリーム半田7aを塗布する第1塗布工程、導電パターン間を接続するジャンパ線をマウントする第1マウント工程、半田面を厚マスク板10で覆い、さらにマウントされたジャンパ線を実装するためのクリーム半田7bを塗布する第2塗布工程、クリーム半田7aの上にチップ部品をマウントする第2マウント工程、リフロー処理によりクリーム半田7a、7bを溶融させて、マウントされたジャンパ線とチップ部品を半田付けするリフロー工程、半田面とは反対の面からリード部品をマウントする第3マウント工程、枠冶具装着エリア15を覆う枠冶具16を装着する保護工程、枠冶具16が装着された状態で基板2をフロー半田槽25内で搬送することによりリード部品を半田付けするフロー工程、を備える。
【選択図】図2
特許請求の範囲【請求項１】
導電パターンを有する基板に部品を実装するための基板の実装方法であって、
前記基板の前記導電パターンが設けられている半田面を第１マスク板で覆い、さらにチップ部品を実装するための第１クリーム半田を塗布する第１塗布工程と、
前記導電パターン間を接続するジャンパ線をマウントする第１マウント工程と、
前記半田面を第２マスク板で覆い、さらにマウントされた前記ジャンパ線を実装するための第２クリーム半田を塗布する第２塗布工程と、
前記第１塗布工程において塗布された前記第１クリーム半田の上に前記チップ部品をマウントする第２マウント工程と、
リフロー処理により前記第１クリーム半田及び前記第２クリーム半田を溶融させて、マウントされた前記ジャンパ線と前記チップ部品を半田付けするリフロー工程と、
前記半田面とは反対の面からリード部品をマウントする第３マウント工程と、
前記リフロー工程において半田付けされた前記ジャンパ線と前記チップ部品を含む前記半田面の少なくとも一部の領域を覆うカバー部材を装着する保護工程と、
前記カバー部材が装着された状態で前記基板をフロー半田槽内で搬送することにより前記リード部品を半田付けするフロー工程と、
を備えることを特徴とする基板の実装方法。
続きを表示（約 950 文字）【請求項２】
前記第１マスク板は、前記基板に直交する方向における厚みが、前記第２マスク板の前記基板に直交する方向における厚みよりも薄いことを特徴とする請求項１に記載の基板の実装方法。
【請求項３】
前記第２マスク板は、前記第２塗布工程において塗布される際に、前記第１塗布工程において塗布された前記第１クリーム半田に対向する領域に凹部を有することを特徴とする請求項１又は請求項２に記載の基板の実装方法。
【請求項４】
前記基板は、前記導電パターンが片面に設けられた片面基板であることを特徴とする請求項１又は請求項２に記載の基板の実装方法。
【請求項５】
導電パターンが設けられた半田面を有する基板であって、
前記半田面とは反対の面にリード部品が実装された第１実装領域と、
前記半田面にチップ部品が実装された第２実装領域と、
前記第２実装領域にリフロー処理により実装されたジャンパ線と、
を備えることを特徴とする基板。
【請求項６】
前記第１実装領域に実装された前記リード部品を第１リード部品としたとき、
前記第２実装領域に実装された第２リード部品を備えることを特徴とする請求項５に記載の基板。
【請求項７】
前記第２実装領域に実装されたＣＰＵ及び水晶振動子を備えることを特徴とする請求項６に記載の基板。
【請求項８】
前記ジャンパ線を第１ジャンパ線としたとき、
前記第１実装領域にフロー処理により実装された第２ジャンパ線を備えることを特徴とする請求項５に記載の基板。
【請求項９】
前記チップ部品を第１チップ部品とし、前記ジャンパ線を第１ジャンパ線としたとき、
前記第１実装領域にフロー処理により実装された第２ジャンパ線と第２チップ部品を備えることを特徴とする請求項５に記載の基板。
【請求項１０】
前記第１実装領域にフロー処理により実装された交流コネクタ、トランス、１次フィルター、電解コンデンサ及びパワー半導体を備えることを特徴とする請求項９に記載の基板。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、基板の実装方法、基板及び画像形成装置に関し、例えば、片面に導電パターンを備えた電気基板の実装方法に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
従来の電気基板においては、リード部品とチップ部品とが混在して実装される場合、フロー実装を行っているものがある。図９は従来の実装方法におけるチップ部品の半田ブリッジを説明する図であり、上側が上面図、下側が断面図である。図９（Ａ）は、半田ブリッジ状態の様子を示した図である。チップ部品１は、部品を実装する基板２上に互いに隣接して実装されている。フロー半田実装では、半田槽に入ったチップ部品１は半田槽から抜け出る際、各部品間に半田が残ってしまい半田ブリッジ３が発生する可能性がある。半田ブリッジ３の発生を抑制するためには、図９（Ｂ）に示す様に、各部品間の間隔を広く確保する必要がある。しかし、各部品間の間隔を広く確保したことで、その分だけ広い基板面積が必要となってしまう。また、ＣＰＵなどの周辺には、信号を伝送するための多くのパターン（信号パターン）が這い回されており、信号パターンをまたぐ際のリードジャンパが多く配置されている。リードジャンパも、半田ブリッジ３の発生を抑制すべく、チップ部品１との間隔を隔てて配置する必要がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１７９８０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来例では、半田ブリッジと基板の小型化はトレードオフの関係にあり、両者をともに解決することが難しいという課題がある。
【０００５】
本発明は、このような状況のもとでなされたもので、半田ブリッジを抑制し、かつ、基板を小型化することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明は、以下の構成を備える。
【０００７】
（１）導電パターンを有する基板に部品を実装するための基板の実装方法であって、前記基板の前記導電パターンが設けられている半田面を第１マスク板で覆い、さらにチップ部品を実装するための第１クリーム半田を塗布する第１塗布工程と、前記導電パターン間を接続するジャンパ線をマウントする第１マウント工程と、前記半田面を第２マスク板で覆い、さらにマウントされた前記ジャンパ線を実装するための第２クリーム半田を塗布する第２塗布工程と、前記第１塗布工程において塗布された前記第１クリーム半田の上に前記チップ部品をマウントする第２マウント工程と、リフロー処理により前記第１クリーム半田及び前記第２クリーム半田を溶融させて、マウントされた前記ジャンパ線と前記チップ部品を半田付けするリフロー工程と、前記半田面とは反対の面からリード部品をマウントする第３マウント工程と、前記リフロー工程において半田付けされた前記ジャンパ線と前記チップ部品を含む前記半田面の少なくとも一部の領域を覆うカバー部材を装着する保護工程と、前記カバー部材が装着された状態で前記基板をフロー半田槽内で搬送することにより前記リード部品を半田付けするフロー工程と、を備えることを特徴とする基板の実装方法。
【０００８】
（２）導電パターンが設けられた半田面を有する基板であって、前記半田面とは反対の面にリード部品が実装された第１実装領域と、前記半田面にチップ部品が実装された第２実装領域と、前記第２実装領域にリフロー処理により実装されたジャンパ線と、を備えることを特徴とする基板。
【０００９】
（３）記録材に画像を形成する画像形成装置であって、前記（２）に記載の基板を備えることを特徴とする画像形成装置。
【発明の効果】
【００１０】
本発明によれば、半田ブリッジを抑制し、かつ、基板の小型化することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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