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公開番号2024168856
公報種別公開特許公報(A)
公開日2024-12-05
出願番号2023085872
出願日2023-05-25
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人
主分類H01L 25/07 20060101AFI20241128BHJP(基本的電気素子)
要約【課題】本開示は、半導体装置においてノイズ耐量低下および寄生発振を抑制することを目的とする。
【解決手段】半導体装置101は、互いに並列接続された複数の半導体チップ41,42と、ソース電極3と、ソース電3に接続された第1ソースパターン12と、ソースセンス端子4と、ソースセンス端子4に接続された第2ソースパターン13と、を備え、各半導体チップ41,42の表面は、第1ソースパターン12と接続され、複数の半導体チップ41,42のうち1つの半導体チップ41である基準チップの表面は、第2ソースパターン13と接続され、基準チップ以外の半導体チップ42である少なくとも1つの非基準チップの表面は、第2ソースパターン13と接続されず、基準チップのゲート抵抗の抵抗値は、非基準チップのゲート抵抗の抵抗値より大きい。
【選択図】図1
特許請求の範囲【請求項１】
互いに並列接続された複数の半導体チップと、
ソース電極と、
前記ソース電極に接続された第１ソースパターンと、
ソースセンス端子と、
前記ソースセンス端子に接続された第２ソースパターンと、を備え、
各前記半導体チップの表面は、前記第１ソースパターンと接続され、
前記複数の半導体チップのうち１つの半導体チップである基準チップの表面は、前記第２ソースパターンと接続され、
前記基準チップ以外の前記半導体チップである少なくとも１つの非基準チップの表面は、前記第２ソースパターンと接続されず、
前記基準チップのゲート抵抗の抵抗値は、前記非基準チップのゲート抵抗の抵抗値より大きい、
半導体装置。
続きを表示（約 590 文字）【請求項２】
各前記半導体チップの前記ゲート抵抗は、各前記半導体チップに外付けされた外付けゲート抵抗と、各前記半導体チップのチップ内部に存在する内部ゲート抵抗との合成抵抗である、
請求項１に記載の半導体装置。
【請求項３】
前記基準チップの前記外付けゲート抵抗の抵抗値は、前記基準チップの前記内部ゲート抵抗の抵抗値よりも大きく、
前記非基準チップの前記外付けゲート抵抗の抵抗値は、前記非基準チップの前記内部ゲート抵抗の抵抗値の半分以下である、
請求項２に記載の半導体装置。
【請求項４】
前記基準チップの前記外付けゲート抵抗の抵抗値は、前記非基準チップの前記外付けゲート抵抗の抵抗値の３倍以上である、
請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
各前記半導体チップの前記ゲート抵抗は負の温度特性を有する、
請求項１に記載の半導体装置。
【請求項６】
少なくとも１つの非基準チップは２個以上５個以下の非基準チップであり、
前記半導体チップの配列ピッチは５ｍｍ以上である、
請求項３に記載の半導体装置。
【請求項７】
前記半導体チップはワイドバンドギャップ半導体により構成される、
請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
特許文献１には、複数のパワー半導体モジュールを互いに並列接続して構成した電力変換装置が記載されている。この電力変換装置によれば、スイッチング動作時に発生する寄生発振を抑制しつつ、スイッチング損失を低減可能である。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－４４９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の電力変換装置は、並列接続された複数の半導体モジュール（半導体チップ）を備えており、各半導体チップのソース電極は、ソースセンス駆動端子と接続されている。このような構造では、ソースのループ電流により磁束が発生し、ノイズ耐量が低下するという問題があった。また、ループ電流に端を発して電流バランスの悪化が引き起こされ、寄生発振が生じるという問題があった。
【０００５】
本開示は、上記の問題点を解決するためになされたものであり、半導体装置においてノイズ耐量低下および寄生発振を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の半導体装置は、互いに並列接続された複数の半導体チップと、ソース電極と、ソース電極に接続された第１ソースパターンと、ソースセンス端子と、ソースセンス端子に接続された第２ソースパターンと、を備え、各半導体チップの表面は、第１ソースパターンと接続され、複数の半導体チップのうち１つの半導体チップである基準チップの表面は、第２ソースパターンと接続され、基準チップ以外の半導体チップである少なくとも１つの非基準チップの表面は、第２ソースパターンと接続されず、基準チップのゲート抵抗の抵抗値は、非基準チップのゲート抵抗の抵抗値より大きい。
【発明の効果】
【０００７】
本開示の半導体装置によれば、非基準チップの表面は第２ソースパターンを介してソースセンス端子と接続されないため、ソースのループ電流によるノイズ耐量低下が抑制される。また、基準チップのゲート抵抗の抵抗値が、非基準チップのゲート抵抗の抵抗値より大きいため、ターンオン時のｄｉ／ｄｔが半導体チップ間で揃えられ、正帰還ループの利得低下を実現しつつ、寄生発振を抑制することができる。
【図面の簡単な説明】
【０００８】
実施の形態１に係る半導体装置の構成図である。
実施の形態１に係る半導体装置の回路図である。
実施の形態２に係る半導体装置の回路図である。
実施の形態３に係る半導体装置の構成図である。
実施の形態３に係る半導体装置における半導体チップの配列ピッチを示す図である。
実施の形態３に係る半導体装置の回路図である。
【発明を実施するための形態】
【０００９】
＜Ａ．実施の形態１＞
＜Ａ－１．構成＞
図１は、実施の形態１に係る半導体装置１０１の構成図である。半導体装置１０１は、絶縁基板１と、絶縁基板１上に形成されたゲート端子２、ソース電極３、ソースセンス端子４、ドレイン電極５、ゲートパターン１１、第１ソースパターン１２、第２ソースパターン１３、ドレインパターン１４、第１ゲート抵抗２１、および第２ゲート抵抗２２を備えて構成される。
【００１０】
ソース電極３と第１ソースパターン１２とは、アルミワイヤなどで電気的に接続されている。ドレイン電極５とドレインパターン１４とは、アルミワイヤなどで電気的に接続されている。ソースセンス端子４と第２ソースパターン１３とは、アルミワイヤなどで電気的に接続されている。ゲート端子２とゲートパターン１１とは、アルミワイヤなどで電気的に接続されている。
（【００１１】以降は省略されています）

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