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公開番号2024165802
公報種別公開特許公報(A)
公開日2024-11-28
出願番号2023082300
出願日2023-05-18
発明の名称逐次比較型AD変換回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03M 1/10 20060101AFI20241121BHJP(基本電子回路)
要約【課題】AD変換の精度向上を図る。
【解決手段】逐次比較型AD変換回路(1A)は、アナログ入力信号に応じた第1電圧(V1)又は第1電圧との対比に供される第2電圧(V2)を補正する補正回路(30)と、補正を通じて得られる2つの比較入力電圧を比較することで比較結果信号を生成するコンパレータ(40)と、比較結果信号に基づき、デジタル出力信号の最上位ビットから最下位ビットに向けてバイナリサーチによりデジタル出力信号の値をビットごとに決定する制御回路(50)と、を備える。制御回路は、逐次比較期間において、デジタル出力信号のビットごとに補正回路での補正量を設定する。
【選択図】図1
特許請求の範囲【請求項１】
アナログ入力信号をデジタル出力信号に変換するよう構成された逐次比較型ＡＤ変換回路であって、
前記アナログ入力信号に応じた第１電圧を生成するよう構成された第１電圧生成回路と、
前記第１電圧との対比に供される第２電圧を生成するよう構成された第２電圧生成回路と、
バイナリサーチが行われる逐次比較期間において前記第１電圧又は前記第２電圧を補正するよう構成された補正回路と、
前記補正回路での補正を通じて得られる２つの比較入力電圧を受け、前記２つの比較入力電圧を比較することで比較結果信号を生成するよう構成されたコンパレータと、
前記比較結果信号に基づき、前記デジタル出力信号の最上位ビットから最下位ビットに向けてバイナリサーチにより前記デジタル出力信号の値をビットごとに決定するよう構成された制御回路と、を備え、
前記制御回路は、前記逐次比較期間において、前記デジタル出力信号のビットごとに前記補正回路での補正量を設定する
、逐次比較型ＡＤ変換回路。
続きを表示（約 2,100 文字）【請求項２】
前記第１電圧生成回路は、キャパシタアレイ及び前記キャパシタアレイに接続されるスイッチアレイを有し、サンプリング期間にて前記アナログ入力信号が加わる配線を前記スイッチアレイを介して前記キャパシタアレイに接続することで前記アナログ入力信号に応じた電荷を前記キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の前記逐次比較期間において所定の電源電圧又はグランド電圧を前記スイッチアレイを介し前記キャパシタアレイ中の各キャパシタに供給した状態で前記キャパシタアレイの蓄積電荷に基づき前記第１電圧を生成し、
前記制御回路は、前記逐次比較期間において、前記比較結果信号に応じて前記スイッチアレイの状態を制御しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項３】
前記第２電圧生成回路は、予め定められた基準電圧を前記第２電圧として生成するよう構成された基準電圧源である
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項４】
前記第２電圧生成回路は、供給されたデジタル信号をアナログ信号に変換することで前記第２電圧を生成するよう構成されたＤＡ変換回路である
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項５】
前記アナログ入力信号は第１アナログ入力信号及び第２アナログ入力信号間の差信号であり、
前記第１電圧生成回路は、第１キャパシタアレイ及び前記第１キャパシタアレイに接続される第１スイッチアレイを有し、サンプリング期間にて前記第１アナログ入力信号が加わる配線を前記第１スイッチアレイを介して前記第１キャパシタアレイに接続することで前記第１アナログ入力信号に応じた電荷を前記第１キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の前記逐次比較期間において所定の電源電圧又はグランド電圧を前記第１スイッチアレイを介し前記第１キャパシタアレイ中の各キャパシタに供給した状態で前記第１キャパシタアレイの蓄積電荷に基づき前記第１電圧を生成し、
前記第２電圧生成回路は、第２キャパシタアレイ及び前記第２キャパシタアレイに接続される第２スイッチアレイを有し、前記サンプリング期間にて前記第２アナログ入力信号が加わる配線を前記第２スイッチアレイを介して前記第２キャパシタアレイに接続することで前記第２アナログ入力信号に応じた電荷を前記第２キャパシタアレイ中の各キャパシタに蓄積させ、前記逐次比較期間において前記電源電圧又は前記グランド電圧を前記第２スイッチアレイを介し前記第２キャパシタアレイ中の各キャパシタに供給した状態で前記第２キャパシタアレイの蓄積電荷に基づき前記第２電圧を生成し、
前記制御回路は、前記逐次比較期間において、前記比較結果信号に応じて前記第１スイッチアレイ及び前記第２スイッチアレイの各状態を制御しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項６】
前記第１電圧生成回路は、前記アナログ入力信号をサンプリングして保持することで前記第１電圧を生成し、
前記第２電圧生成回路は、前記制御回路からのデジタルの制御信号をアナログ信号に変換することで前記第２電圧を生成し、
前記制御回路は、前記逐次比較期間において、前記比較結果信号に応じた前記制御信号を前記第２電圧生成回路に出力しつつ前記比較結果信号に基づき前記デジタル出力信号の値をビットごとに決定する
、請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項７】
前記２つの比較入力電圧は、前記補正回路による補正後の前記第１電圧と、前記第２電圧生成回路にて生成された前記第２電圧である
、請求項１～６の何れかに記載の逐次比較型ＡＤ変換回路。
【請求項８】
前記２つの比較入力電圧は、前記第１電圧生成回路にて生成された前記第１電圧と、前記補正回路による補正後の前記第２電圧である
、請求項１～６の何れかに記載の逐次比較型ＡＤ変換回路。
【請求項９】
前記第１電圧生成回路は比較配線に前記第１電圧を発生させ、
前記補正回路は、前記比較配線に接続された第１端を有する補正用キャパシタ及び前記補正用キャパシタの第２端に対し前記電源電圧又は前記グランド電圧を与える補正用スイッチを有する補正単位回路を複数備え、前記逐次比較期間において複数の補正単位回路を用い前記デジタル出力信号のビットごとに前記第１電圧を補正する
、請求項２に記載の逐次比較型ＡＤ変換回路。
【請求項１０】
前記補正回路は、前記サンプリング期間にて複数の補正用スイッチの状態を基準状態に設定し、その後、前記逐次比較期間において前記複数の補正用スイッチの状態を前記基準状態から変更することで前記第１電圧を補正する
、請求項９に記載の逐次比較型ＡＤ変換回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、逐次比較型ＡＤ変換回路に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
ＡＤ変換回路の一種として、バイナリサーチを利用してＡＤ変換を行う逐次比較型ＡＤ変換回路がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－８０２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
逐次比較型ＡＤ変換回路においてＡＤ変換の精度向上は重要である。
【０００５】
本開示は、ＡＤ変換の精度向上（例えば直線性の向上）に寄与する逐次比較型ＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示に係る逐次比較型ＡＤ変換回路は、アナログ入力信号をデジタル出力信号に変換するよう構成された逐次比較型ＡＤ変換回路であって、前記アナログ入力信号に応じた第１電圧を生成するよう構成された第１電圧生成回路と、前記第１電圧との対比に供される第２電圧を生成するよう構成された第２電圧生成回路と、バイナリサーチが行われる逐次比較期間において前記第１電圧又は前記第２電圧を補正するよう構成された補正回路と、前記補正回路での補正を通じて得られる２つの比較入力電圧を受け、前記２つの比較入力電圧を比較することで比較結果信号を生成するよう構成されたコンパレータと、前記比較結果信号に基づき、前記デジタル出力信号の最上位ビットから最下位ビットに向けてバイナリサーチにより前記デジタル出力信号の値をビットごとに決定するよう構成された制御回路と、を備え、前記制御回路は、前記逐次比較期間において、前記デジタル出力信号のビットごとに前記補正回路での補正量を設定する。
【発明の効果】
【０００７】
本開示によれば、ＡＤ変換の精度向上（例えば直線性の向上）に寄与する逐次比較型ＡＤ変換回路を提供することが可能となる。
【図面の簡単な説明】
【０００８】
図１は、本開示の第１実施形態に係るＡＤコンバータの全体構成図である。
図２は、本開示の第１実施形態に係り、スイッチアレイにおける１つのスイッチの内部構成及び周辺回路を示す図である。
図３は、本開示の第１実施形態に係り、スイッチアレイにおける１つのスイッチの４状態を示す図である。
図４は、本開示の第１実施形態に係り、キャパシタアレイにおける複数のキャパシタの静電容量値の関係を示す図である。
図５は、本開示の第１実施形態に係り、ＡＤ変換動作のフローチャートである。
図６は、本開示の第１実施形態に係り、サンプリング動作が行われるときのＡＤコンバータの状態を示す図である。
図７は、本開示の第１実施形態に係り、状態遷移動作のフローチャートである。
図８は、本開示の第１実施形態に係り、状態遷移動作に関わるＡＤコンバータの状態を示す図である。
図９は、本開示の第１実施形態に係り、逐次比較動作のフローチャートである。
図１０は、本開示の第１実施形態に係り、制御回路内のレジスタの構成図である。
図１１は、本開示の第１実施形態に係り、逐次比較動作が行われるときのＡＤコンバータの状態を示す図である。
図１２は、本開示の第１実施形態に係り、電圧生成回路の構成例を示す図である。
図１３は、本開示の第１実施形態に係り、電圧生成回路の他の構成例を示す図である。
図１４は、本開示の第１実施形態に係り、電圧生成回路にて生成される電圧が理想電圧からずれる様子を示す図である。
図１５は、本開示の第１実施形態に係り、ビットごとの補正量を示す図である。
図１６は、本開示の第１実施形態に属する実施例ＥＸ１＿１に係り、補正回路と、その周辺の回路図である。
図１７は、本開示の第１実施形態に属する実施例ＥＸ１＿２に係り、補正回路と、その周辺の回路図である。
図１８は、本開示の第１実施形態に属する実施例ＥＸ１＿３に係り、補正回路と、その周辺の回路図である。
図１９は、本開示の第１実施形態に属する実施例ＥＸ１＿３に係り、非補正状態における補正回路と、その周辺の回路図である。
図２０は、本開示の第２実施形態に係るＡＤコンバータの全体構成図である。
図２１は、本開示の第２実施形態に係り、サンプリング動作が行われるときのＡＤコンバータの状態を示す図である。
図２２は、本開示の第２実施形態に属する実施例ＥＸ２＿１に係り、補正回路と、その周辺の回路図である。
図２３は、本開示の第２実施形態に属する実施例ＥＸ２＿２に係り、補正回路と、その周辺の回路図である。
図２４は、本開示の第２実施形態に属する実施例ＥＸ２＿３に係り、補正回路と、その周辺の回路図である。
図２５は、本開示の第２実施形態に属する実施例ＥＸ２＿４に係り、補正回路と、その周辺の回路図である。
図２６は、本開示の第３実施形態に係るＡＤコンバータの全体構成図である。
図２７は、本開示の第３実施形態に係り、逐次比較動作のフローチャートである。
図２８は、本開示の第３実施形態に属する実施例ＥＸ３＿１に係り、補正回路と、その周辺の回路図である。
図２９は、本開示の第３実施形態に属する実施例ＥＸ３＿２に係り、補正回路と、その周辺の回路図である。
【発明を実施するための形態】
【０００９】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“ＷＲ１”によって参照される比較配線は（図１参照）、比較配線ＷＲ１と表記されることもあるし、配線ＷＲ１と略記されることもあり得るが、それらは全て同じものを指す。本明細書において、任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【００１０】
＜＜第１実施形態＞＞
本開示の第１実施形態を説明する。図１に本開示の第１実施形態に係るＡＤコンバータ１Ａの全体構成を示す。ＡＤコンバータ１Ａは逐次比較型Ａ／Ｄ変換回路である。ＡＤコンバータ１Ａに対してアナログ入力信号Ａｉｎが入力される。ＡＤコンバータ１Ａはアナログ入力信号Ａｉｎに対するＡＤ変換動作を行う。アナログ入力信号Ａｉｎに対するＡＤ変換動作では、アナログ入力信号Ａｉｎをバイナリサーチによってデジタル信号に変換し、得られたデジタル信号をデジタル出力信号Ｄｏｕｔとして出力する。
（【００１１】以降は省略されています）

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