TOP特許意匠商標
特許ウォッチ Twitter
10個以上の画像は省略されています。
公開番号2024165788
公報種別公開特許公報(A)
公開日2024-11-28
出願番号2023082282
出願日2023-05-18
発明の名称制御装置及び制御方法
出願人ニデックモビリティ株式会社
代理人個人
主分類H02M 7/12 20060101AFI20241121BHJP(電力の発電,変換,配電)
要約【課題】スイッチング素子の損失が大きくなることによる故障のリスクを低減させる制御装置及び制御方法を提供する。
【解決手段】交流電源の力率を改善する力率改善回路10に用いられる制御装置20であって、第1~第4スイッチング素子Q1~Q4のオンオフ状態をパルス幅変調(PWM)のキャリア信号の周期に相当する周波数である第1周波数より低い電源周波数である第2周波数で制御するで制御する第1モードと、第1モードとは異なる方式で第1~第4スイッチング素子Q1~Q4のオンオフ状態を制御する第2モードと、を交流電源100から入力される交流電圧の絶対値が所定の閾値以下となる期間である所定のタイミングで切り替える。これにより、第1レグR1及び第2レグR2のどちらか一方にスイッチング損失が偏ることがなくなり、スイッチング損失が平均化され、スイッチング素子の故障のリスクを低減できる。
【選択図】図1
特許請求の範囲【請求項1】
交流電源の力率を改善する力率改善回路に用いられる制御装置であって、
前記力率改善回路は、第1スイッチング素子及び前記第1スイッチング素子に直列に接続される第2スイッチング素子から構成される第1レグと、第3スイッチング素子及び前記第3スイッチング素子に直列に接続される第4スイッチング素子から構成され、かつ前記第1レグに並列に接続される第2レグと、を有し、
前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を所定の第1周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第1周波数より低い第2周波数で制御する第1モードと、前記交流電源から入力される交流電圧の1サイクルのうち正の半サイクルでは、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を前記第1周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第2周波数で切り替え、前記正の半サイクルに続く負の半サイクルでは、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を前記第2周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第1周波数で制御する第2モードと、を所定のタイミングで切り替えるコントローラを備える、
制御装置。
続きを表示(約 1,000 文字)【請求項2】
前記コントローラは、前記力率改善回路で伝送する電力が第1閾値より小さい値から前記第1閾値以上の値に変化した場合は、前記所定のタイミングで前記第2モードから前記第1モードに切り替え、前記電力が前記第1閾値以上の値から前記第1閾値より小さい値に変化した場合は、前記所定のタイミングで前記第1モードから前記第2モードに切り替える、
請求項1に記載の制御装置。
【請求項3】
前記所定のタイミングは、前記交流電源から入力される交流電圧の絶対値が第2閾値以下となる期間である、
請求項1に記載の制御装置。
【請求項4】
前記第1スイッチング素子、前記第2スイッチング素子、前記第3スイッチング素子、及び前記第4スイッチング素子は、いずれも同一の半導体材料によって形成される、
請求項1~3のいずれか1項に記載の制御装置。
【請求項5】
交流電源の力率を改善する力率改善回路に用いられる制御装置の制御方法であって、
前記力率改善回路は、第1スイッチング素子及び前記第1スイッチング素子に直列に接続される第2スイッチング素子から構成される第1レグと、第3スイッチング素子及び前記第3スイッチング素子に直列に接続される第4スイッチング素子から構成され、かつ前記第1レグに並列に接続される第2レグと、を有し、
前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を所定の第1周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第1周波数より低い第2周波数で制御する第1モードと、前記交流電源から入力される交流電圧の1サイクルのうち正の半サイクルでは、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を前記第1周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第2周波数で切り替え、前記正の半サイクルに続く負の半サイクルでは、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を前記第2周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第1周波数で制御する第2モードと、を所定のタイミングで切り替える、
制御方法。

発明の詳細な説明【技術分野】
【0001】
本開示は、交流電源の力率を改善する力率改善(PFC:Power Factor Correction)回路に用いられる制御装置及び制御方法に関する。
続きを表示(約 2,100 文字)【背景技術】
【0002】
従来、特許文献1に記載されているように、力率を改善するため一方のレグを高速でスイッチング動作させ、他方のレグを整流動作させる方法が知られている。
【先行技術文献】
【特許文献】
【0003】
特開2020-089113号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献1に記載された方法では、高速レグのスイッチング素子の損失が大きくなり、故障が発生するリスクが大きくなるおそれがある。
【0005】
本開示の一態様は、スイッチング素子の故障のリスクを低減させることを目的とする。
【課題を解決するための手段】
【0006】
前記の課題を解決するために、本開示の一態様に係る制御装置は、交流電源の力率を改善する力率改善回路に用いられる制御装置であって、前記力率改善回路は、第1スイッチング素子及び前記第1スイッチング素子に直列に接続される第2スイッチング素子から構成される第1レグと、第3スイッチング素子及び前記第3スイッチング素子に直列に接続される第4スイッチング素子から構成され、かつ前記第1レグに並列に接続される第2レグと、を有し、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を所定の第1周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第1周波数より低い第2周波数で制御する第1モードと、前記交流電源から入力される交流電圧の1サイクルのうち正の半サイクルでは、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を前記第1周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第2周波数で切り替え、前記正の半サイクルに続く負の半サイクルでは、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を前記第2周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第1周波数で制御する第2モードと、を所定のタイミングで切り替えるコントローラを備える。
【0007】
前記の課題を解決するために、本開示の一態様に係る制御方法は、交流電源の力率を改善する力率改善回路に用いられる制御装置の制御方法であって、前記力率改善回路は、第1スイッチング素子及び前記第1スイッチング素子に直列に接続される第2スイッチング素子から構成される第1レグと、第3スイッチング素子及び前記第3スイッチング素子に直列に接続される第4スイッチング素子から構成され、かつ前記第1レグに並列に接続される第2レグと、を有し、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を所定の第1周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第1周波数より低い第2周波数で制御する第1モードと、前記交流電源から入力される交流電圧の1サイクルのうち正の半サイクルでは、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を前記第1周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第2周波数で切り替え、前記正の半サイクルに続く負の半サイクルでは、前記第1スイッチング素子及び前記第2スイッチング素子のオンオフ状態を前記第2周波数で制御する一方で、前記第3スイッチング素子及び前記第4スイッチング素子のオンオフ状態を前記第1周波数で制御する第2モードと、を所定のタイミングで切り替える。
【0008】
本開示の態様に係る制御装置の機能は、コンピュータによって実行してもよく、この場合には、前記制御装置をコンピュータにて実行させる制御プログラム、及びそれを記録したコンピュータが読み取り可能な記録媒体も、本開示の範疇に入る。
【発明の効果】
【0009】
本開示の一態様によれば、スイッチング素子の故障のリスクを低減できる。
【図面の簡単な説明】
【0010】
本開示の実施形態に係る力率改善回路の一例を示す概略構成図である。
スイッチング制御モードの切替方法の一例を示すタイミングチャートである。
力率改善回路に流れる電流の経路を示す図である。
力率改善回路に流れる電流の経路を示す図である。
力率改善回路に流れる電流の経路を示す図である。
力率改善回路に流れる電流の経路を示す図である。
力率改善回路に流れる電流の経路を示す図である。
力率改善回路で伝送する電力を用いた切替方法の一例を示すグラフである。
力率改善回路の他の例を示す概略構成図である。
【発明を実施するための形態】
(【0011】以降は省略されています)

この特許をJ-PlatPatで参照する
Flag Counter

関連特許