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公開番号2024156495
公報種別公開特許公報(A)
公開日2024-11-06
出願番号2023071005
出願日2023-04-24
発明の名称半導体装置およびその製造方法
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人ゆうあい特許事務所
主分類H01L 29/78 20060101AFI20241029BHJP(基本的電気素子)
要約【課題】所望のしきい値と低抵抗の両立を図ることが可能なn型チャネルのプレーナ型の縦型半導体素子を有する半導体装置を提供する。
【解決手段】チャネル領域6をそれぞれ異なるアクセプタ濃度に調整された第1チャネル領域6aおよび第2チャネル領域6bによって構成する。第1チャネル領域6aについては、しきい値の制御を第2チャネル領域6bから独立して行うことができ、縦型MOSFETとして好適なしきい値に設定できる。また、第2チャネル領域6bについては、第1チャネル領域6aよりも低アクセプタ濃度に設定できる。これにより、所望のしきい値と低抵抗の両立を図ることが可能な半導体装置にできる。
【選択図】図1
特許請求の範囲【請求項１】
ＧａＮで構成されるｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置であって、
表面（１ａ）および裏面（１ｂ）を有するｎ型またはｐ型のＧａＮ基板（１）と、
前記ＧａＮ基板の表面上に形成され、前記ＧａＮ基板よりも低ドナー濃度とされたｎ型のドリフト領域（２）と、
前記ドリフト領域の上に形成されたｐ型のベース領域（３）と、
前記ベース領域の上または該ベース領域の表層部に備えられたｐ型のコンタクト領域（４）と、
前記ベース領域の上に形成され、前記ドリフト領域よりも高いドナー濃度とされたｎ型のソース領域（５）と、
前記ベース領域の上に形成され、前記ソース領域を挟んで前記コンタクト領域と反対側に配置されたｐ型のチャネル領域（６）と、
前記ドリフト領域の上において、前記ベース領域および前記チャネル領域に接して配置されたＪＦＥＴ領域（７）と、
前記チャネル領域の上に形成されたゲート絶縁膜（８）と、
前記チャネル領域の上における前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
前記コンタクト領域および前記ソース領域に接続されたソース電極（１０）と、
前記ＧａＮ基板の裏面に接続されたドレイン電極（１１）と、を有し、
前記チャネル領域は、前記コンタクト領域よりもアクセプタ濃度が低くされていると共に、チャネル長方向において、異なるアクセプタ濃度で構成された第１チャネル領域（６ａ）と第２チャネル領域（６ｂ）とを含んでいる、半導体装置。
続きを表示（約 1,800 文字）【請求項２】
前記チャネル領域は、Ｍｇが導入されていることでｐ型ＧａＮとされていると共にＢが導入されており、前記第１チャネル領域よりも前記第２チャネル領域の方がＢの導入量が多くされ、前記第１チャネル領域のアクセプタ濃度（Ｐ３）が前記第２チャネル領域のアクセプタ濃度（Ｐ４）よりも高くなっている、請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域のうち前記ソース領域から前記ＪＦＥＴ領域に向う方向の寸法をチャネル長として、該チャネル長の方向において、前記第２チャネル領域の寸法が前記第１チャネル領域の寸法よりも大きくされている、請求項２に記載の半導体装置。
【請求項４】
前記チャネル領域のうち前記ソース領域から前記ＪＦＥＴ領域に向う方向の寸法をチャネル長として、該チャネル長の方向において、前記第１チャネル領域の寸法が前記第２チャネル領域の寸法よりも大きくされている、請求項２に記載の半導体装置。
【請求項５】
前記第２チャネル領域は前記ソース領域に接し、前記第１チャネル領域は前記ＪＦＥＴ領域に接している、請求項２ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１チャネル領域は前記ソース領域に接し、前記第２チャネル領域は前記ＪＦＥＴ領域に接している、請求項２ないし４のいずれか１つに記載の半導体装置。
【請求項７】
ＧａＮで構成されるｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置の製造方法であって、
表面（１ａ）および裏面（１ｂ）を有するｎ型またはｐ型のＧａＮ基板（１）を用意することと、
前記ＧａＮ基板の表面上に、前記ＧａＮ基板よりも低ドナー濃度となるｎ型のドリフト領域（２）を形成することと、
前記ドリフト領域の上にｐ型のベース領域（３）を形成することと、
前記ベース領域の上に、または該ベース領域の表層部にて、ｐ型のコンタクト領域（４）を形成することと、
前記ドリフト領域の上において、前記コンタクト領域の表面から前記ベース領域よりも深い位置までｎ型のＪＦＥＴ領域（７）を形成することと、
前記コンタクト領域に対してｎ型不純物をイオン注入し、前記ベース領域の上に、前記ドリフト領域よりも高いドナー濃度となるｎ型のソース領域（５）を形成することと、
前記コンタクト領域にＢをイオン注入することで前記コンタクト領域のアクセプタ濃度を低くし、前記ベース領域の上における前記ソース領域を挟んだ前記コンタクト領域と反対側に、ｐ型のチャネル領域（６）を形成することと、
前記チャネル領域の上にゲート絶縁膜（８）を形成することと、
前記チャネル領域の上における前記ゲート絶縁膜の上にゲート電極（９）を形成することと、
前記コンタクト領域および前記ソース領域に接続されるソース電極（１０）を形成することと、
前記ＧａＮ基板の裏面に接続されるドレイン電極（１１）を形成することと、を含み、
前記チャネル領域を形成することは、
前記コンタクト領域よりもアクセプタ濃度が低くされ、チャネル長方向において、異なるアクセプタ濃度となるように第１チャネル領域（６ａ）と第２チャネル領域（６ｂ）とを形成することであり、
前記コンタクト領域のうちの前記チャネル領域の形成予定領域にＢのイオン注入を行うことで前記第１チャネル領域を形成し、さらに、前記第１チャネル領域のうち前記第２チャネル領域の形成予定領域にさらにＢのイオン注入を行って前記第２チャネル領域を形成する、半導体装置の製造方法。
【請求項８】
前記コンタクト領域を形成することでは、前記ベース領域のアクセプタ濃度を前記コンタクト領域のアクセプタ濃度に合せることで前記ベース領域の表層部によって前記コンタクト領域を構成する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記チャネル領域を形成することでは、前記第２チャネル領域が前記ソース領域に接し、前記第１チャネル領域が前記ＪＦＥＴ領域に接するように、前記第１チャネル領域および前記第２チャネル領域を形成するためのＢのイオン注入を行う、請求項７または８に記載の半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本開示は、窒化ガリウム（以下、ＧａＮという）で構成されるｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置およびその製造方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
ＧａＮを用いたｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴでは、チャネル領域を構成するｐ型領域の不純物濃度を高くすることでしきい値を高くできるが、不純物濃度が高くなるために移動度が低下してチャネル抵抗を増加させることになる。
【０００３】
一方、特許文献１において、トレンチゲート構造の縦型ＭＯＳＦＥＴにおいて、高いしきい値を得つつ、チャネル抵抗を低減した構造が開示されている。この縦型ＭＯＳＦＥＴは、ｎ型の基板の上に第１ｎ層、第１ｐ層、第２ｐ層、第２ｎ層を順にエピタキシャル成長させ、第２ｎ層の表面から第１ｎ層に至るトレンチを形成し、このトレンチ内にゲート絶縁膜を介してゲート電極を形成した構造とされている。下層側の第１ｐ層を低アクセプタ濃度とし、上層側の第２ｐ層を高アクセプタ濃度とすることで、高アクセプタ濃度の第２ｐ層にて高いしきい値を得つつ、低アクセプタ濃度の第１ｐ層でチャネル抵抗の低減が図れるようにしている。
【先行技術文献】
【特許文献】
【０００４】
特開２０２１－１９０５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術をプレーナ型の縦型半導体ＭＯＳＦＥＴに適用しようとすると、以下の課題が発生する。
【０００６】
まず、各層をエピタキシャル成長によって形成しているが、プレーナ型の縦型ＭＯＳＦＥＴに採用しようとすると、チャネル部分を高アクセプタ濃度の第２ｐ層のエピタキシャル層で構成することになる。その場合、先にチャネル部分の両側に形成したｎ型のソース領域の間に凹部を形成し、その凹部内にエピタキシャル層を埋め込むことで第１ｐ層を構成することになり、凹部形成時に意図しないｎ型不純物が導入される。したがって、所望のしきい値に設定することが難しく、また、低抵抗にできなくなる。
【０００７】
また、スイッチング損失低減の観点からｐ型コンタクトの低抵抗化が必須である。特許文献１の縦型ＭＯＳＦＥＴの場合、第２ｐ層がｐ型コンタクトとしても機能することになるが、アクセプタ濃度を高くするために不純物濃度を増やしすぎると、しきい値が必要以上に高くなり、移動度が低下して低抵抗にできなくなる。
【０００８】
本開示は、所望のしきい値と低抵抗の両立を図ることが可能なｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本開示の第１の観点は、ＧａＮで構成されるｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置であって、
表面（１ａ）および裏面（１ｂ）を有するｎ型またはｐ型のＧａＮ基板（１）と、
ＧａＮ基板の表面上に形成され、ＧａＮ基板よりも低ドナー濃度とされたｎ型のドリフト領域（２）と、
ドリフト領域の上に形成されたｐ型のベース領域（３）と、
ベース領域の上または該ベース領域の表層部に備えられたｐ型のコンタクト領域（４）と、
ベース領域の上に形成され、ドリフト領域よりも高いドナー濃度とされたｎ型のソース領域（５）と、
ベース領域の上に形成され、ソース領域を挟んでコンタクト領域と反対側に配置されたｐ型のチャネル領域（６）と、
ドリフト領域の上において、ベース領域およびチャネル領域に接して配置されたＪＦＥＴ領域（７）と、
チャネル領域の上に形成されたゲート絶縁膜（８）と、
チャネル領域の上におけるゲート絶縁膜の上に形成されたゲート電極（９）と、
コンタクト領域およびソース領域に接続されたソース電極（１０）と、
ＧａＮ基板の裏面に接続されたドレイン電極（１１）と、を有し、
チャネル領域は、コンタクト領域よりもアクセプタ濃度が低くされていると共に、チャネル長方向において、異なるアクセプタ濃度で構成された第１チャネル領域（６ａ）と第２チャネル領域（６ｂ）とを含んでいる。
【００１０】
このように、第１チャネル領域および第２チャネル領域をそれぞれ異なるアクセプタ濃度に調整している。このため、第１チャネル領域については、しきい値の制御を第２チャネル領域から独立して行うことができ、縦型半導体素子として好適なしきい値に設定可能となる。また、第２チャネル領域については、第１チャネル領域よりも低アクセプタ濃度に設定できる。このため、第２チャネル領域については、縦型半導体素子をオンさせたときのチャネル抵抗を低減することができ、高い移動度を得ることが可能となる。よって、所望のしきい値と低抵抗の両立を図ることが可能な半導体装置にできる。
（【００１１】以降は省略されています）

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