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公開番号2024134528
公報種別公開特許公報(A)
公開日2024-10-03
出願番号2024034129
出願日2024-03-06
発明の名称半導体メモリ素子及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 12/00 20230101AFI20240926BHJP()
要約【課題】信頼性が向上された半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体メモリ素子は、基板に配置されて第1活性部と第2活性部を定義する素子分離部であり、前記第1活性部の中心は第1方向に前記第2活性部の縁に隣接する素子分離部、前記第1活性部の中心に配置される第1不純物領域、前記第2活性部の縁に配置される第2不純物領域、前記第1不純物領域と直接接し、前記第1方向と交差する第2方向に前記基板を横切る第1ビットライン、及び前記第2不純物領域と接するストレージノードコンタクトを含み、前記第1不純物領域の上端は前記第2不純物領域の上端より高く、前記ストレージノードコンタクトの上部側壁は垂直方向において下部側壁と整列されない。
【選択図】図1B
特許請求の範囲【請求項１】
基板に配置されて第１活性部と第２活性部を定義する素子分離部であり、前記第１活性部の中心は、第１方向に前記第２活性部の縁に隣接する、素子分離部と、
前記第１活性部の中心に配置される第１不純物領域と、
前記第２活性部の縁に配置される第２不純物領域と、
前記第１不純物領域と直接接し、前記第１方向と交差する第２方向に前記基板を横切る第１ビットラインと、
前記第２不純物領域と接するストレージノードコンタクトと、を含み、
前記第１不純物領域の上端は、前記第２不純物領域の上端より高く、
前記ストレージノードコンタクトの上部側壁は、垂直方向において下部側壁と整列されない半導体メモリ素子。
続きを表示（約 1,400 文字）【請求項２】
前記ストレージノードコンタクトを介して前記第１方向に前記第１ビットラインと離隔される第２ビットラインと、
前記第２ビットラインと前記ストレージノードコンタクトとの間に介在されるビットラインスペーサーと、をさらに含み、
前記ストレージノードコンタクトの下部は、前記ビットラインスペーサー下に挿入される請求項１に記載の半導体メモリ素子。
【請求項３】
前記第２ビットラインと前記素子分離部との間に介在される層間絶縁膜をさらに含み、
前記層間絶縁膜の上部は、第１幅を有し、
前記層間絶縁膜の下部は、前記第１幅より小さい第２幅を有する請求項２に記載の半導体メモリ素子。
【請求項４】
前記ストレージノードコンタクトの側面は、変曲点を有する請求項１に記載の半導体メモリ素子。
【請求項５】
前記ストレージノードコンタクトは、上部と下部を有し、
前記ストレージノードコンタクトの下部は、第１グレイン平均サイズを有する第１シリコングレインを含み、
前記ストレージノードコンタクトの上部は、前記第１グレイン平均サイズより大きい第２グレイン平均サイズを有する第２シリコングレインを含む請求項１に記載の半導体メモリ素子。
【請求項６】
前記素子分離部は、前記第１不純物領域と前記第２不純物領域との間に介在され、
前記半導体メモリ素子は、前記素子分離部の上部側壁と前記ストレージノードコンタクトの下部との間に介在される分離スペーサーをさらに含む請求項１に記載の半導体メモリ素子。
【請求項７】
前記分離スペーサーは、
前記素子分離部の上部側壁と接する第１分離スペーサーと、
前記第１分離スペーサーと前記ストレージノードコンタクトの下部との間に介在される第２分離スペーサーと、を含み、
前記第２分離スペーサーは、前記第１分離スペーサーと異なる物質を含む請求項６に記載の半導体メモリ素子。
【請求項８】
前記ストレージノードコンタクトの下部は、前記第１方向に第１幅を有し、
前記ストレージノードコンタクトの上部は、前記第１方向に前記第１幅より大きい第２幅を有する請求項１に記載の半導体メモリ素子。
【請求項９】
前記ストレージノードコンタクト上のコンタクト金属パターンと、
前記コンタクト金属パターンと前記ストレージノードコンタクトとの間のオーミックパターンと、
前記コンタクト金属パターン上のランディングパッドと、をさらに含み、
前記ストレージノードコンタクトの下部側壁は、垂直方向において前記オーミックパターンの側壁と整列されない請求項１に記載の半導体メモリ素子。
【請求項１０】
前記第１ビットラインと前記ストレージノードコンタクトとの間に介在されるビットラインスペーサーをさらに含み、
前記ビットラインスペーサーは、前記第１ビットラインの側壁を順に覆う第１乃至第３サブスペーサーを含み、
前記第１及び第２サブスペーサーの下部は、前記第３サブスペーサー下に延長される請求項１に記載の半導体メモリ素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体メモリ素子及びその製造方法に関するものである。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。しかし、電子産業が高度に発展するにつれ、半導体素子の高集積化傾向が深化されている。半導体素子の高集積化のために、半導体素子のパターンの線幅がますます縮小されている。しかし、最近、パターンの微細化は新しい露光技術及び／又は高い費用の露光技術等を要求しているので、半導体素子の高集積化がますます難しくなっている。したがって、最近、新しい集積度技術に対する多くの研究が進行されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第９，２８７，１５９Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は信頼性が向上された半導体メモリ素子を提供することにある。
【０００５】
本発明が解決しようとする課題は不良を減少させることができる半導体メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明の概念による半導体メモリ素子は、基板に配置されて第１活性部と第２活性部を定義する素子分離部であり、前記第１活性部の中心は第１方向に前記第２活性部の縁に隣接する素子分離部、前記第１活性部の中心に配置される第１不純物領域、前記第２活性部の縁に配置される第２不純物領域、前記第１不純物領域と直接接し、前記第１方向と交差する第２方向に前記基板を横切る第１ビットライン、及び前記第２不純物領域と接するストレージノードコンタクトを含み、前記第１不純物領域の上端は前記第２不純物領域の上端より高く、前記ストレージノードコンタクトの上部側壁は垂直方向において下部側壁と整列されない。
【０００７】
基板に配置されて第１活性部と第２活性部を定義する素子分離部であり、前記第１活性部の中心は第１方向に前記第２活性部の縁に隣接する素子分離部、前記第１活性部の中心に配置される第１不純物領域、前記第２活性部の縁に配置される第２不純物領域、前記第１不純物領域と直接接し、前記第１方向と交差する第２方向に前記基板を横切る第１ビットライン、前記第２不純物領域と接するストレージノードコンタクト、前記ストレージノードコンタクトを介して前記第１方向に前記第１ビットラインと離隔される第２ビットライン、前記第２ビットラインと前記素子分離部との間に介在される層間絶縁膜、及び前記素子分離部の上部側壁と前記ストレージノードコンタクトの下部との間に介在される分離スペーサーを含み、前記分離スペーサーの下面は第１レベルを有し、前記層間絶縁膜の下面は前記第１レベルと同一であるか、或いはより低い第２レベルを有する。
【０００８】
本発明の他の実施形態による半導体メモリ素子は、基板に配置されて第１活性部と第２活性部を定義する素子分離部であり、前記第１活性部の中心は第１方向に前記第２活性部の縁に隣接する素子分離部、前記基板内に配置されて前記第１方向に前記第１活性部を横切り、前記第２活性部は横切らないワードライン、前記ワードライン上のワードラインキャッピングパターン、前記第１活性部の中心に配置される第１不純物領域、前記第２活性部の縁に配置される第２不純物領域、前記第１不純物領域と直接接し、前記第１方向と交差する第２方向に前記基板を横切る第１ビットライン、前記第２不純物領域と接するストレージノードコンタクト、前記ストレージノードコンタクト上のランディングパッド、前記ストレージノードコンタクトを介して前記第１方向に前記第１ビットラインと離隔される第２ビットライン、前記ストレージノードコンタクトと前記第２ビットラインとの間に介在されるビットラインスペーサー、前記第２ビットラインと前記素子分離部との間に介在される層間絶縁膜、及び前記素子分離部の上部側壁と前記ストレージノードコンタクトの下部との間に介在される分離スペーサーを含み、前記ストレージノードコンタクトは順に積層された第１シリコンパターンと第２シリコンパターンを含み、前記第１シリコンパターンは第１グレイン平均サイズを有する第１シリコングレインを含み、前記第２シリコンパターンは前記第１グレイン平均サイズより大きい第２グレイン平均サイズを有する第２シリコングレインを含み、前記第１シリコンパターンは前記分離スペーサーと前記層間絶縁膜との間に位置し、前記第２シリコンパターンは前記第１ビットラインと前記第２ビットラインとの間に位置する。
【０００９】
前記他の技術的課題を達成するための本発明の概念による半導体メモリ素子の製造方法は、基板に素子分離部を形成して第１活性部と第２活性部を定義する段階であり、前記第１活性部の中心は第１方向に前記第２活性部の縁に隣接する段階、前記第１活性部の中心に第１不純物領域を形成し、前記第２活性部の縁に第２不純物領域を形成する段階、前記第２不純物領域が形成された前記基板の一部と前記素子分離部の一部をエッチングしてトレンチを形成する段階、前記トレンチの内側壁を覆う分離スペーサーを形成する段階、前記トレンチ内に前記素子分離部と重畳される層間絶縁膜を形成し、前記層間絶縁膜と前記分離スペーサーとの間に前記第２不純物領域と接する埋め込み犠牲膜を形成する段階、前記第１不純物領域と接する第１ビットライン及び前記層間絶縁膜と接する第２ビットラインを形成する段階、前記第１ビットラインと前記第２ビットラインの側壁を覆うビットラインスペーサーを形成する段階、前記埋め込み犠牲膜を除去して前記第２不純物領域を露出させる段階、及び前記第１ビットラインと前記第２ビットラインとの間に前記第２不純物領域と接するストレージノードコンタクトを形成する段階を含む。
【００１０】
本発明の一実施形態による半導体メモリ素子の製造方法は、基板に素子分離部を形成して第１活性部と第２活性部を定義する段階であり、前記第１活性部の中心は第１方向に前記第２活性部の縁に隣接する段階、前記第１活性部の中心に第１不純物領域を形成し、前記第２活性部の縁に第２不純物領域を形成する段階、前記第２不純物領域が形成された前記基板の一部と前記素子分離部の一部をエッチングしてトレンチを形成する段階、前記トレンチの内側壁を覆う分離スペーサーを形成する段階、前記トレンチ内に前記素子分離部と重畳される層間絶縁膜を形成し、前記層間絶縁膜と前記分離スペーサーとの間に前記第２不純物領域と接する第１シリコンパターンを形成する段階、前記第１不純物領域と接する第１ビットライン及び前記層間絶縁膜と接する第２ビットラインを形成する段階、前記第１ビットラインと前記第２ビットラインの側壁を覆うビットラインスペーサーを形成する段階、及び前記第１ビットラインと前記第２ビットラインとの間に前記第１シリコンパターンと接する第２シリコンパターンを形成する段階を含む。
【発明の効果】
（【００１１】以降は省略されています）

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