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公開番号2024132937
公報種別公開特許公報(A)
公開日2024-10-01
出願番号2024034122
出願日2024-03-06
発明の名称半導体メモリ装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 12/00 20230101AFI20240920BHJP()
要約【課題】信頼性がより向上された半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置は、活性領域を定義する素子分離トレンチを有する半導体基板、前記素子分離トレンチ内に配置される素子分離構造体、前記半導体基板の前記活性領域及び前記素子分離構造体を横切り、第1方向に延在されるゲートトレンチ、及び前記ゲートトレンチ内に配置されるワードライン構造体を含み、前記ゲートトレンチの各々は前記活性領域内の第1トレンチ及び前記素子分離構造体内の第2トレンチを含み、前記第1トレンチは第1深さを有し、前記第2トレンチは前記第1深さより大きい第2深さを有し、前記素子分離構造体は前記第1トレンチの底面より低いレベルに位置する下部部分及び前記下部部分上の上部部分を含み、前記下部部分は前記上部部分に比べて低い誘電率を有する誘電物質を含むことができる。
【選択図】図2A
特許請求の範囲【請求項１】
活性領域を定義する素子分離トレンチを有する半導体基板と、
前記素子分離トレンチ内に配置される素子分離構造体と、
前記半導体基板の前記活性領域及び前記素子分離構造体を横切り、第１方向に延在されるゲートトレンチと、
前記ゲートトレンチ内に配置されるワードライン構造体と、を含み、
前記ゲートトレンチの各々は、前記活性領域内の第１トレンチ及び前記素子分離構造体内の第２トレンチを含み、前記第１トレンチは、第１深さを有し、前記第２トレンチは、前記第１深さより大きい第２深さを有し、
前記素子分離構造体は、前記第１トレンチの底面より低いレベルに位置する下部部分及び前記下部部分上の上部部分を含み、
前記下部部分は、前記上部部分に比べて低い誘電率を有する誘電物質を含む半導体メモリ装置。
続きを表示（約 1,000 文字）【請求項２】
前記素子分離構造体は、
前記素子分離トレンチの下部側壁を覆う低誘電パターンと、
前記素子分離トレンチの上部側壁を覆うライナー絶縁パターンと、
前記ライナー絶縁パターン上の埋め込み絶縁パターンと、を含む請求項１に記載の半導体メモリ装置。
【請求項３】
前記低誘電パターンは、前記ライナー絶縁パターンより低い誘電率を有する誘電物質を含む請求項２に記載の半導体メモリ装置。
【請求項４】
前記低誘電パターンの上面は、前記第１トレンチの前記底面と前記第２トレンチの底面との間のレベルに位置する請求項２に記載の半導体メモリ装置。
【請求項５】
前記ライナー絶縁パターンの一部分は、前記低誘電パターンの上面を覆う請求項２に記載の半導体メモリ装置。
【請求項６】
前記低誘電パターンは、ＳｉＣ、ＳｉＣＮ、ＳｉＣＯＨ、ＳｉＯＣ、又はＳｉＯＦを含む請求項２に記載の半導体メモリ装置。
【請求項７】
前記素子分離トレンチは、前記第１方向に隣接する活性領域の間で第１幅を有する第１部分及び前記第１方向と異なる第２方向で前記第１幅より大きい第２幅を有する第２部分を含み、
前記ライナー絶縁パターンは、前記低誘電パターン上で前記第１部分を満たす請求項２に記載の半導体メモリ装置。
【請求項８】
前記素子分離構造体は、前記素子分離トレンチの下部部分を満たす低誘電パターンと、
前記低誘電パターン上で前記素子分離構造体の上部側壁を覆うライナー絶縁パターンを含む請求項１に記載の半導体メモリ装置。
【請求項９】
前記活性領域は、互いに離隔されて２次元的に配列され、
前記ゲートトレンチの各々の前記第２トレンチは、互いに隣接する前記活性領域の間に配置される請求項１に記載の半導体メモリ装置。
【請求項１０】
前記ワードライン構造体の各々は、ゲート導電パターン、前記ゲート導電パターン上のゲートキャッピングパターン、及び前記ゲート導電パターンと前記半導体基板との間のゲート絶縁パターンを含み、
前記ゲート導電パターンの上面は、前記第１トレンチ及び前記第２トレンチ内で実質的に同一なレベルに位置する請求項１に記載の半導体メモリ装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、さらに詳細には信頼性がより向上された半導体メモリ装置に関するものである。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。しかし、電子産業が高度に発展することによって、半導体素子の高集積化傾向が深化されている。半導体素子の高集積化のために、半導体素子のパターンの線幅がますます減少されている。しかし、最近は、パターンの微細化は新しい露光技術及び／又は高い費用の露光技術等を要求しているので、半導体素子の高集積化がますます難しくなっている。したがって、最近、新しい集積化技術に対する多くの研究が進行されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１，２３９，３１１Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明が解決しようとする課題は信頼性がより向上された半導体メモリ装置を提供することにある。
【０００５】
本発明が解決しようとする課題は以上で言及した課題に制限されず、言及されないその他の課題が下の記載から当業者に明確に理解されるはずである。
【課題を解決するための手段】
【０００６】
前記解決しようとする課題を達成するために本発明の実施形態による半導体メモリ装置は、活性領域を定義する素子分離トレンチを有する半導体基板、前記素子分離トレンチ内に配置される素子分離構造体、前記半導体前記活性領域及び前記素子分離構造体を横切り、第１方向に延在されるゲートトレンチ、及び前記ゲートトレンチ内に配置されるワードライン構造体を含み、前記ゲートトレンチの各々は前記活性領域内の第１トレンチ、及び前記素子分離構造体内の第２トレンチを含み、前記第１トレンチは第１深さを有し、前記第２トレンチは前記第１深さより大きい第２深さを有し、前記素子分離構造体は前記第１トレンチの底面より低いレベルに位置する下部部分及び前記下部部分上の上部部分を含み、前記下部部分は前記上部部分に比べて低い誘電率を有する誘電物質を含むことができる。
【０００７】
前記解決しようとする課題を達成するために本発明の実施形態による半導体メモリ装置は、半導体基板、前記半導体基板内に配置され活性領域を定義する素子分離構造体、前記活性領域内の第１ゲートトレンチ、前記第１ゲートトレンチは第１深さを有し、前記素子分離構造体内の第２ゲートトレンチ、前記第２ゲートトレンチは前記第１深さより大きい第２深さを有し、前記第１ゲートトレンチ内の第１ゲート構造体、及び前記第２ゲートトレンチ内の第２ゲート構造体を含み、前記第２ゲート構造体は、前記第１ゲートトレンチの底面より低いレベルに位置する下部部分及び前記下部部分上の上部部分を含み、前記素子分離構造体は、前記活性領域と前記第２ゲート構造体の前記下部部分との間の低誘電パターン、及び前記活性領域と前記第２ゲート構造体の前記上部部分との間のライナー絶縁パターンを含むことができる。
【０００８】
前記解決しようとする課題を達成するために本発明の実施形態による半導体メモリ装置は、半導体基板、前記半導体基板内に配置され、活性領域を定義する素子分離構造体、前記活性領域及び前記素子分離構造体を横切り、第１方向に延長されるゲートトレンチ、前記ゲートトレンチ内に配置されるワードライン構造体、前記ワードライン構造体の各々はゲート導電パターン、前記ゲート導電パターン上のゲートキャッピングパターン、及び前記半導体基板と前記ゲート導電パターンとの間のゲート絶縁パターンを含み、前記ワードライン構造体を横切って前記第１方向と交差する第２方向に延在されるビットライン構造体、前記ビットライン構造体と前記活性領域との間のビットラインコンタクトパターン、前記ビットライン構造体の両側壁上に配置されるビットラインスペーサー、前記半導体基板上に配置され、前記活性領域の端部と連結されるコンタクトパターン、及び前記コンタクトパターンと連結されるデータ格納パターンを含み、前記ゲートトレンチの各々は前記活性領域内の第１トレンチ及び前記素子分離構造体内の第２トレンチを含み、前記第２トレンチのリセス深さは前記第１トレンチのリセス深さより大きく、前記素子分離構造体は前記第１トレンチの底面より低いレベルに位置する下部部分及び前記下部部分上の上部部分を含み、前記下部部分は前記上部部分に比べて低い誘電率を有する誘電物質を含むことができる。
【０００９】
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１０】
本発明の実施形態によれば、素子分離構造体はその内部に配置されるワードライン構造体の下部部分を囲む低誘電パターンを含むことができ、低誘電パターンは特定ワードラインが集中的にアクセス（Ａｃｃｅｓｓ）される時、素子分離構造体内のワードラインと隣接する活性領域に及ぶ影響を低下させることができる。
（【００１１】以降は省略されています）

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