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公開番号2024127787
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2024022705
出願日2024-02-19
発明の名称半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 12/00 20230101AFI20240912BHJP()
要約【課題】信頼性及び電気的特性が向上された半導体素子を提供する。
【解決手段】本発明の実施形態による半導体素子は第1半導体物質を含む半導体基板、前記半導体基板の上のゲート構造体、及び前記半導体基板及び前記ゲート構造体の間の第2半導体物質を含む半導体パターンを含む。前記半導体パターンは前記半導体基板と接触する。前記ゲート構造体は前記半導体パターンの一部を貫通し、前記半導体基板と離隔する。前記第1半導体物質は前記第2半導体物質と互いに異なる。
【選択図】図3
特許請求の範囲【請求項１】
第１半導体物質を含む半導体基板と、
前記半導体基板の上のゲート構造体と、
前記半導体基板及び前記ゲート構造体の間の第２半導体物質を含む半導体パターンと、を含み、
前記半導体パターンは、前記半導体基板と接触し、
前記ゲート構造体は、前記半導体パターンの一部を貫通し、前記半導体基板と離隔し、
前記第１半導体物質は、前記第２半導体物質と互いに異なる半導体素子。
続きを表示（約 1,300 文字）【請求項２】
前記第１半導体物質は、Ｓｉであり、
前記第２半導体物質は、ＳｉＧｅである請求項１に記載の半導体素子。
【請求項３】
前記ゲート構造体は、第１部分及び前記第１部分から突出される第２部分を含み、
前記半導体パターンは、対向する第１面及び第２面を含み、前記第２面は、前記半導体基板と接触し、
前記ゲート構造体の前記第１部分は、前記半導体パターンの前記第１面上に配置され、
前記第２部分は、前記半導体パターンの前記第１面より下に配置される請求項１に記載の半導体素子。
【請求項４】
前記第２部分は、前記半導体パターンの前記第２面と離隔する請求項３に記載の半導体素子。
【請求項５】
前記ゲート構造体は、順に積層されるゲート絶縁パターン、導電パターン、ゲートパターン、金属含有パターン、及びキャッピングパターンを含む請求項１に記載の半導体素子。
【請求項６】
前記半導体基板の上の素子分離膜をさらに含み、
前記素子分離膜の側壁は、前記半導体パターンの側面と接触する請求項１に記載の半導体素子。
【請求項７】
前記半導体パターンの厚さは、５００Å～７００Åの間である請求項１に記載の半導体素子。
【請求項８】
セル領域上のセル活性パターン、及び前記セル領域周辺の周辺領域上で素子分離膜によって定義される周辺活性領域を含む半導体基板と、
前記半導体基板内で、前記セル活性パターンを横切るワードラインＷＬと、
前記半導体基板上で、前記ワードラインと交差するビットラインＢＬと、
前記セル活性パターンの各々の中心部上で、前記ビットラインの各々と連結されるビットラインコンタクトと、
前記セル活性パターンの各々の両端部上のストレージノードコンタクトと、
前記ストレージノードコンタクト上のランディングパッドと、
前記ランディングパッド上のキャパシタと、
前記半導体基板の上のゲート構造体と、
前記半導体基板及び前記ゲート構造体の間に配置される周辺活性パターンと、を含み、
前記周辺活性パターンは、一対の不純物領域を含み、
前記一対の不純物領域と各々連結される一対のコンタクトを含み、
前記一対のコンタクトは、貫通プラグとコンタクトパッドを含み、
前記周辺活性パターンは、上部にリセス部（ｒｅｃｅｓｓｅｄｐａｒｔ）を含み、
前記ゲート構造体の一部は、前記リセス部を満たし、
前記不純物領域は、前記周辺活性パターンの上部に配置され、
前記一対のコンタクトは、前記半導体基板と離隔し、
前記セル活性パターンは、第１半導体物質を含み、
前記周辺活性パターンは、第２半導体物質を含む半導体素子。
【請求項９】
前記周辺活性パターンの厚さは、５００Å～７００Åの間である請求項８に記載の半導体素子。
【請求項１０】
前記第１半導体物質は、Ｓｉであり、
前記第２半導体物質は、ＳｉＧｅである請求項８に記載の半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は半導体素子に関するものである。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。
【０００３】
最近、電子機器の高速化、低消費電力化に応じて、これに内装される半導体素子もやはり速い動作速度及び／又は低い動作電圧等が要求されており、これを充足させるためにはより高集積化された半導体素子が必要である。但し、半導体素子の高集積化が深化されるほど、半導体素子の信頼性及び電気的特性が減少する可能性がある。したがって、半導体素子の信頼性及び電気的特性を向上させるための多い研究が進行されている。
【先行技術文献】
【特許文献】
【０００４】
米国特許第１０，９３０，７４０Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が達成しようとする一技術的課題は信頼性及び電気的特性が向上された半導体素子を提供することにある。
【０００６】
本発明が解決しようとする課題は以上で言及された課題に制限されなく、言及されないその他の課題は下の記載から該当技術分野で通常の知識を有する者に明確に理解されるべきである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態による半導体素子は第１半導体物質を含む半導体基板、前記半導体基板の上のゲート構造体、及び前記半導体基板及び前記ゲート構造体の間の第２半導体物質を含む半導体パターンを含み、前記半導体パターンは前記半導体基板と接触し、前記ゲート構造体は前記半導体パターンの一部を貫通し、前記半導体基板と離隔し、前記第１半導体物質は前記第２半導体物質と互いに異なることができる。
【０００８】
本発明の他の一実施形態による半導体素子は素子分離膜によって定義されるフィン（Ｆｉｎ）部分を含む半導体基板、前記フィン部分上のゲート構造体、前記フィン部分及び前記ゲート構造体の間に配置されるシリコン－ゲルマニウム（ＳｉＧｅ）パターン、前記シリコン－ゲルマニウム（ＳｉＧｅ）パターンは一対の不純物領域を含み、前記一対の不純物領域と各々接触する一対のコンタクトを含み、前記シリコン－ゲルマニウム（ＳｉＧｅ）パターンは上部にリセス部（ｒｅｃｅｓｓｅｄｐａｒｔ）を含み、前記ゲート構造体の一部は前記リセス部を満たし、前記不純物領域は前記シリコン－ゲルマニウム（ＳｉＧｅ）パターンの上部に配置され、前記一対のコンタクトは前記半導体基板と離隔することができる。
【０００９】
本発明のその他の一実施形態によるセル領域上のセル活性パターン、及び前記セル領域周辺の周辺領域上で素子分離膜によって定義される周辺活性領域を含む半導体基板、前記半導体基板内で、前記セル活性パターンを横切るワードラインＷＬ、前記半導体基板上で、前記ワードラインと交差するビットラインＢＬ、前記セル活性パターンの各々の中心部上で、前記ビットラインの各々と連結されるビットラインコンタクト、前記セル活性パターンの各々の両端部上のストレージノードコンタクト、前記ストレージノードコンタクト上のランディングパッド、前記ランディングパッド上のキャパシタ及び前記半導体基板の上のゲート構造体及び前記半導体基板及び前記ゲート構造体の間に配置される周辺活性パターンを含み、前記周辺活性パターンは一対の不純物領域を含み、前記一対の不純物領域と各々連結される一対のコンタクトを含み、前記一対のコンタクトは貫通プラグとコンタクトパッドを含み、前記周辺活性パターンは上部にリセス部（ｒｅｃｅｓｓｅｄｐａｒｔ）を含み、前記ゲート構造体の一部は前記リセス部を満たし、前記不純物領域は前記周辺活性パターンの上部に配置され、前記一対のコンタクトは前記半導体基板と離隔し、前記セル活性パターンは第１半導体物質を含み、前記周辺活性パターンは第２半導体物質を含むことができる。
【発明の効果】
【００１０】
本発明の概念による半導体素子によれば、電気的特性が向上され、半導体素子の信頼性が増加することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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