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公開番号2024132929
公報種別公開特許公報(A)
公開日2024-10-01
出願番号2024032023
出願日2024-03-04
発明の名称半導体装置、これを含む電子システム、及びその製造方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 41/27 20230101AFI20240920BHJP()
要約【課題】電気的特性が向上された半導体装置を提供する。
【解決手段】第1領域R1及び第1領域から第1方向D1に位置する第2領域を有する第1基板1、基板上に垂直に交互に積層された電極パターンEL及び絶縁パターンILDを含む積層構造体ST、第1領域で積層構造体を垂直に貫通するチャンネル領域VS1、積層構造体を覆う平坦絶縁膜150及び平坦絶縁膜上に配置される配線パターンを含む半導体装置であって、絶縁パターンの各々は、第1領域上に位置する第1絶縁パターンILD1及び第2領域上に位置する第2絶縁パターンILD2を含み、第2絶縁パターンの各々は、第1サブ絶縁パターンILD1a及び第1方向と交差する第2方向に第1サブ絶縁パターンに連結される第2サブ絶縁パターンを含み、第1サブ絶縁パターンの誘電率は、第1絶縁パターンの誘電率及び第2サブ絶縁パターンの誘電率より大きくてよい。
【選択図】図10A
特許請求の範囲【請求項１】
第１領域及び前記第１領域から第１方向に位置する第２領域を有する基板と、
前記基板上に垂直に交互に積層された電極パターン及び絶縁パターンを含む積層構造体と、
前記第１領域で前記積層構造体を垂直に貫通するチャンネル領域と、
前記積層構造体を覆う平坦絶縁膜と、
前記平坦絶縁膜上に配置される配線パターンと、を含む半導体装置であって、
前記絶縁パターンの各々は、
前記第１領域上に位置する第１絶縁パターンと、
前記第２領域上に位置する第２絶縁パターンと、を含み、
前記第２絶縁パターンの各々は、第１サブ絶縁パターン及び前記第１方向と交差する第２方向に前記第１サブ絶縁パターンに連結される第２サブ絶縁パターンを含み、
前記第１サブ絶縁パターンの誘電率は、前記第１絶縁パターンの誘電率及び前記第２サブ絶縁パターンの誘電率より大きい、半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記第１絶縁パターンと前記第２サブ絶縁パターンは、互いに同一な物質を有する、請求項１に記載の半導体装置。
【請求項３】
前記第１絶縁パターンと前記第２サブ絶縁パターンは、シリコン酸化物（ＳｉＯ）を含み、
前記第１サブ絶縁パターンは、アルミニウム酸化物（Ａｌ
２
Ｏ
３
）、チタニウム酸化物（ＴｉＯ
２
）、ジルコニウム酸化物（ＺｒＯ
２
）、又はハフニウム酸化物（ＨｆＯ
２
）を含む、請求項２に記載の半導体装置。
【請求項４】
前記第１サブ絶縁パターンと前記第２サブ絶縁パターンとの間の界面は、前記基板の上面に対して垂直である、請求項１に記載の半導体装置。
【請求項５】
前記第１サブ絶縁パターンと前記第２サブ絶縁パターンとの間の界面は、前記第２方向に曲がっている、請求項１に記載の半導体装置。
【請求項６】
前記第１サブ絶縁パターンと前記第２サブ絶縁パターンとの間の界面は、前記第２絶縁パターンの中で前記基板に隣接するほど、前記第２方向の反対方向に遠くなる、請求項１に記載の半導体装置。
【請求項７】
前記基板は、セルアレイ領域及び前記セルアレイ領域から前記第２方向に位置する連結領域を含み、前記積層構造体は、前記連結領域で階段構造を有し、
貫通プラグが前記連結領域上で前記平坦絶縁膜を貫通して前記電極パターンに連結され、
前記配線パターンの各々は、前記貫通プラグの中でいずれか二つを連結する、請求項１に記載の半導体装置。
【請求項８】
前記貫通プラグの中でいずれか二つと連結される前記電極パターンの二つ及びそれらの間の前記絶縁パターンは、キャパシタを構成する、請求項７に記載の半導体装置。
【請求項９】
前記第２領域上で、前記連結領域で電極構造体を垂直に貫通する複数の垂直構造体をさらに含み、
前記垂直構造体は、前記第１サブ絶縁パターンの側面と接する、請求項７に記載の半導体装置。
【請求項１０】
前記第２絶縁パターンの中で最下端の第２絶縁パターンは、前記第１サブ絶縁パターンを含み、前記第２サブ絶縁パターンを含まなく、
前記最下端の第２絶縁パターンの前記第１サブ絶縁パターンは、その上に位置する他の第２絶縁パターンの第２サブ絶縁パターンの下に延長される請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置及びこれを含む電子システムに関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
消費者が要求する優れた性能及び安い価格を充足させるために、半導体装置の集積度を増加させることが要求されている。半導体装置の場合、その集積度は製品の価格を決定する重要な要因であるので、特に増加された集積度が要求されている。２次元又は平面的な半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンを微細化するためには超高価な装備を必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。したがって、３次元的に配列されるメモリセルを具備する半導体装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許１１，１５８，５７７Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は電気的特性が向上された半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
上述した技術的課題を解決するための本発明の実施形態による半導体装置は、第１領域及び前記第１領域から第１方向に位置する第２領域を有する基板、前記基板上に垂直に交互に積層された電極パターン及び絶縁パターンを含む積層構造体、前記第１領域で前記積層構造体を垂直に貫通するチャンネル領域、前記積層構造体を覆う平坦絶縁膜、及び前記平坦絶縁膜上に配置される配線パターンを含むことができる。前記絶縁パターンの各々は前記第１領域上に位置する第１絶縁パターン、及び前記第２領域上に位置する第２絶縁パターンを含むことができる。前記第２絶縁パターンの各々は第１サブ絶縁パターン及び前記第１方向と交差する第２方向に前記第１サブ絶縁パターンに連結される第２サブ絶縁パターンを含むことができる。前記第１サブ絶縁パターンの誘電率は前記第１絶縁パターンの誘電率及び前記第２絶縁パターンの誘電率より大きくてもよい。
【０００６】
上述した技術的課題を解決するための本発明の実施形態による半導体装置は、セルアレイ領域及び前記セルアレイ領域から第１方向に位置する連結領域を含む基板であって、前記セルアレイ領域は第１領域及び前記第１領域から前記第１方向に垂直な第２方向に位置する第２領域を有する、基板と、前記基板上に垂直に積層された電極パターン、前記第１領域上で前記電極パターンの間に配置される第１絶縁パターン、及び前記第２領域上で前記電極パターンの間に配置される第２絶縁パターンを含む積層構造体であって、前記積層構造体の前記第１方向の端部は、階段構造を有する、積層構造体と、前記第１領域で前記積層構造体を垂直に貫通する複数のチャンネル領域と、前記第２領域で前記積層構造体を垂直に貫通する複数の垂直構造体と、前記積層構造体を覆う平坦絶縁膜と、前記連結領域上で前記平坦絶縁膜を貫通して前記電極パターンに連結される貫通プラグと、前記平坦絶縁膜上に配置されて、前記貫通プラグの中でいずれか二つを連結する配線パターンと、を含むことができる。前記第１絶縁パターンと前記第２絶縁パターンは互いに異なる物質で構成され得る。
【０００７】
上述した技術的課題を解決するための本発明の実施形態による電子システムは、セルアレイ領域及び連結領域を含む基板、前記基板上に垂直に交互に積層された電極パターンを含み、前記連結領域で階段構造を有する積層構造体、前記セルアレイ領域で前記積層構造体を垂直に貫通する複数のチャンネル領域、前記積層構造体を覆う平坦絶縁膜、及び周辺回路と電気的に連結される入出力パッドを含む半導体装置、及び前記入出力パッドを通じて前記半導体装置と電気的に連結され、前記半導体装置を制御するコントローラを含むことができる。前記セルアレイ領域の第１領域上で前記電極パターンの間に第１絶縁パターンが各々提供されることができる。前記セルアレイ領域の第２領域上で前記電極パターンの間に第２絶縁パターンが各々提供されることができる。前記連結領域上で前記電極パターンの間に第３絶縁パターンが各々提供されることができる。前記第２絶縁パターンは前記第１絶縁パターン及び前記第３絶縁パターンと互いに異なる物質を含むことができる。前記第２絶縁パターンの各々は前記第３絶縁パターンの中でいずれか１つと水平に連結されることができる。前記第２絶縁パターンと前記第３絶縁パターンとの間の界面は前記基板に隣接するほど、前記連結領域から前記セルアレイ領域に向かう方向に遠くなる。
【０００８】
上述した技術的課題を解決するための本発明の実施形態による半導体装置の製造方法は、セルアレイ領域及び連結領域を有する基板を提供すること、前記基板上に犠牲膜及び絶縁膜を反復的に積層して薄膜構造体を形成すること、前記薄膜構造体にトリミング工程を遂行すること、前記薄膜構造体は前記連結領域で階段構造を有し、前記基板上で前記薄膜構造体を覆う埋め込み絶縁膜を形成すること、前記セルアレイ領域上で前記薄膜構造体を垂直に貫通する第１垂直ホールを形成すること、前記第１垂直ホールを利用して前記薄膜構造体の犠牲膜を電極で代替すること、前記セルアレイ領域の第１領域上で前記薄膜構造体を垂直に貫通するチャンネル領域を形成すること、前記セルアレイ領域の第２領域上で前記薄膜構造体を垂直に貫通する第２垂直ホールを形成すること、前記第２垂直ホールを利用して前記第２領域上に位置する前記絶縁膜の部分を高誘電パターンで代替すること、及び前記連結領域上で前記埋め込み絶縁膜を垂直貫通して前記電極の端部に連結される貫通プラグを形成することを含むことができる。
【発明の効果】
【０００９】
本発明の実施形態による半導体装置はセルアレイ領域上の絶縁パターンの中でメモリセルが提供されない第２領域上の絶縁パターンを利用してキャパシタが提供され得る。したがって、前記キャパシタを提供するための別の領域がさらに必要としなくてもよく、小型化された半導体装置が提供され得る。
【００１０】
また、セルアレイ領域の第１領域でメモリセルのゲート電極である電極パターンの間には低い誘電率の絶縁パターンが提供され得る。したがって、前記ゲート電極の間の寄生キャパシタ又はトンネリング等の発生が減少し得る。同時に、セルアレイ領域の第２領域でキャパシタの電極である電極パターンの間には高誘電率の絶縁パターンが提供され得る。したがって、高容量のキャパシタが提供され得る。即ち、電気的特性が向上された半導体装置が提供され得る。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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