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公開番号2024092776
公報種別公開特許公報(A)
公開日2024-07-08
出願番号2022208927
出願日2022-12-26
発明の名称炭化珪素ウェハおよびそれを用いた炭化珪素半導体装置
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人ゆうあい特許事務所
主分類H01L 29/78 20060101AFI20240701BHJP(基本的電気素子)
要約【課題】エピタキシャル層のトラップ密度が1.0×10¹³cm^-3以下とする。
【解決手段】SiCで構成される基板と、SiCで構成され、基板上に配置されたエピタキシャル層と、を備え、半導体素子が形成されるチップ形成領域と、チップ形成領域を囲む外周領域とを有し、エピタキシャル層は、チップ形成領域において、DLTS法で導出される0.10～0.20eVの活性化エネルギーにおけるトラップ密度が1.0×10¹³cm^-3以下とされ、基板は、SIMS法で測定されるTi密度およびCr密度がそれぞれ1.0×10¹⁷cm^-3以下とされている。
【選択図】図4
特許請求の範囲【請求項１】
炭化珪素で構成される炭化珪素ウェハであって、
炭化珪素で構成される基板（１０）と、
炭化珪素で構成され、前記基板上に配置されたエピタキシャル層（２０）と、を備え、
半導体素子が形成されるチップ形成領域（ＲＡ）と、前記チップ形成領域を囲む外周領域（ＲＢ）とを有し、
前記エピタキシャル層は、前記チップ形成領域において、ＤＬＴＳ法で導出される０．１０～０．２０ｅＶの活性化エネルギーにおけるトラップ密度が１．０×１０
１３
ｃｍ
－３
以下とされ、
前記基板は、ＳＩＭＳ法で測定されるＴｉ密度およびＣｒ密度がそれぞれ１．０×１０
１７
ｃｍ
－３
以下とされている炭化珪素ウェハ。
続きを表示（約 530 文字）【請求項２】
前記エピタキシャル層は、前記基板の面方向に沿ったキャリア濃度分布のずれが１５％以内とされている請求項１に記載の炭化珪素ウェハ。
【請求項３】
前記エピタキシャル層は、不純物濃度が５．０×１０
１３
～１．０×１０
１９
ｃｍ
－３
とされている部分を有する請求項１または２に記載の炭化珪素ウェハ。
【請求項４】
前記エピタキシャル層は、膜厚が４～３００μｍとされている請求項１に記載の炭化珪素ウェハ。
【請求項５】
前記エピタキシャル層は、前記基板側に位置するバッファ層（２１）と、前記バッファ層上に位置するドリフト層（２２）と、を有し、
前記バッファ層は、１．０×１０
１６
～１．０×１０
１９
ｃｍ
－３
とされている請求項３に記載の炭化珪素ウェハ。
【請求項６】
炭化珪素半導体装置であって、
請求項１に記載の基板およびエピタキシャル層を備え、
前記基板と前記エピタキシャル層との積層方向に沿って電流を流す半導体素子が形成された炭化珪素半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、炭化珪素（以下では、ＳｉＣともいう）で構成されるＳｉＣウェハおよびそれを用いたＳｉＣ半導体装置に関するものである。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
従来より、ＳｉＣで構成される基板上にＳｉＣのエピタキシャル層を成長させてＳｉＣウェハを構成し、このＳｉＣウェハを用いてＭＯＳＦＥＴ等の半導体素子を形成したＳｉＣ半導体装置が提案されている。なお、ＭＯＳＦＥＴは、metal oxide semiconductor field effect transistorの略称である。
【０００３】
例えば、ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置は、次のような構成とされる。すなわち、ＭＯＳＦＥＴは、ｎ型の基板と、基板上に配置されるｎ型のドリフト層と、ドリフト層上に配置されるｐ型のベース層と、ベース層の表層部に形成されるｎ型のソース領域とを有している。また、ＭＯＳＦＥＴは、ソース領域を貫通してドリフト層に達するように形成されたトレンチゲート構造と、ベース層およびソース領域と電気的に接続される第１電極と、基板と接続される第２電極とを有している。
【０００４】
そして、このようなＳｉＣ半導体装置は、次のように構成される。すなわち、ウェハ状の基板にｎ型のエピタキシャル層を配置してＳｉＣウェハを構成した後、イオン注入等を行ってベース層やソース領域等を形成し、ＳｉＣウェハをチップ単位に分割することで製造される。なお、ドリフト層は、エピタキシャル層のうちのベース層やソース領域を構成する部分と異なる部分で構成される。
【０００５】
ところで、上記のようなＳｉＣ半導体装置は、広い電圧領域、詳しくは１００Ｖから１０ｋＶ以上の適用範囲に渡って既存のシリコンで構成される半導体装置に取って変わることが期待されている。この場合、ＳｉＣ半導体装置の耐圧が１０ｋＶを超える超高耐圧デバイスとするには、伝導度変調効果を得るために低濃度のエピタキシャル層（すなわち、ドリフト層）が必要となる。例えば、非特許文献１には、超高耐圧デバイスを得るため、エピタキシャル層の不純物濃度を１．０×１０
１４
ｃｍ
－３
以下とすることが提案されている。
【先行技術文献】
【特許文献】
【０００６】
Materials Science Forum Vol924,pp 568-572
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、上記の電圧領域全てに適用可能なエピタキシャル層（すなわち、ドリフト層）を作製するための技術の確立について鋭意検討を行った。具体的には、エピタキシャル層の不純物濃度を意図して制御するための技術について鋭意検討を行った。そして、本発明者らは、エピタキシャル層の不純物濃度を１．０×１０
１４
ｃｍ
－３
以下とするためには、エピタキシャル層におけるトラップ密度の影響を低減する必要があることに着目した。特に、Ｔｉ（すなわち、チタン）やＣｒ（すなわち、クロム）は、エピタキシャル層に取り込まれた際に伝導帯から浅い位置に準位を形成してｎ型不純物として振る舞うことが知られており、ＳｉＣ半導体装置の耐圧に影響する。そして、エピタキシャル層のトラップ密度が耐圧に影響し難くするためには、エピタキシャル層のトラップ密度をエピタキシャル層の不純物濃度よりも１０％程度低くすることが好ましい。つまり、エピタキシャル層の不純物濃度を１．０×１０
１４
ｃｍ
－３
以下とする場合には、エピタキシャル層のトラップ密度を１．０×１０
１３
ｃｍ
－３
以下にすることが好ましい。なお、より低耐圧のデバイス、例えば１ｋV程度の場合、エピタキシャル層の不純物濃度は０．５~５．０×１０
１６
ｃｍ
－３
とされる。この場合、不純物濃度制御は容易な方向に向かうため、エピタキシャル層のトラップ密度を１．０×１０
１３
ｃｍ
－３
以下にすることができれば、異なる電圧領域のデバイスを作製するためのエピタキシャル層も包含することになる。
【０００８】
本発明は上記点に鑑み、エピタキシャル層のトラップ密度が１．０×１０
１３
ｃｍ
－３
以下であるＳｉＣウェハおよびＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するための請求項１は、ＳｉＣで構成されるＳｉＣウェハであって、ＳｉＣで構成される基板（１０）と、ＳｉＣで構成され、基板上に配置されたエピタキシャル層（２０）と、を備え、半導体素子が形成されるチップ形成領域（ＲＡ）と、チップ形成領域を囲む外周領域（ＲＢ）とを有し、エピタキシャル層は、チップ形成領域において、ＤＬＴＳ法で導出される０．１０～０．２０ｅＶの活性化エネルギーにおけるトラップ密度が１．０×１０
１３
ｃｍ
－３
以下とされ、基板は、ＳＩＭＳ法で測定されるＴｉ密度およびＣｒ密度がそれぞれ１．０×１０
１７
ｃｍ
－３
以下とされている。
【００１０】
これによれば、エピタキシャル層におけるＴｉおよびＣｒに起因するトラップ密度を１．０×１０
１３
ｃｍ
－３
以下にできるため、超高耐圧のデバイスまで製造できるＳｉＣウェハとできる。また、基板上にエピタキシャル層を成長させる前においては、ＳＩＭＳ法で基板のＴｉ密度およびＣｒ密度が１．０×１０
１７
ｃｍ
－３
以下であるか否かを確認すればよく、製造工程を大幅に増加させることなく、信頼性の高いＳｉＣ半導体装置を製造することができる。同様に、基板上にエピタキシャル層を成長させた後には、ＤＬＴＳ法でエピタキシャル層のＴｉおよびＣｒのトラップ密度が１．０×１０
１３
ｃｍ
－３
以下であるか否かを確認すればよく、製造工程を大幅に増加させることなく、信頼性の高いＳｉＣ半導体装置を得ることができる。
（【００１１】以降は省略されています）

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