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公開番号2024085757
公報種別公開特許公報(A)
公開日2024-06-27
出願番号2022200464
出願日2022-12-15
発明の名称半導体装置
出願人株式会社デンソー
代理人弁理士法人快友国際特許事務所
主分類H01L 29/78 20060101AFI20240620BHJP(基本的電気素子)
要約【課題】メイン素子部とセンス素子部を有する半導体装置において、センス素子部における電界集中を抑制する。
【解決手段】半導体装置であって、メイン素子部とセンス素子部のそれぞれに、複数の第1トレンチと、前記各第1トレンチ内に配置されているゲート電極と、n型のソース領域と、p型のボディ領域と、n型のドリフト領域と、複数のp型の第1電界緩和領域が設けられている。前記第1電界緩和領域は、前記各第1トレンチの下端を含む深さ範囲または前記各第1トレンチの下端よりも下側の深さ範囲に配置されている。前記センス素子部に、前記各第1トレンチと交差する方向に沿って平行に伸びる複数の第2トレンチと、前記第2トレンチの底面を含む範囲に配置されているp型の複数の第2電界緩和領域が設けられている。前記メイン素子部に、前記第2トレンチと前記第2電界緩和領域が設けられていない。
【選択図】図3
特許請求の範囲【請求項１】
半導体装置であって、
半導体基板（１２）を有し、
前記半導体基板が、メイン素子部（６０）と、前記メイン素子部から分離されているとともに前記メイン素子部よりも小さいサイズを有するセンス素子部（７０）を有し、
前記メイン素子部と前記センス素子部のそれぞれに、
前記半導体基板の上面において平行に伸びる複数の第１トレンチ（８１）と、
前記各第１トレンチの内面を覆うゲート絶縁膜（１６）と、
前記各第１トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（１８）と、
前記各第１トレンチの側面において前記ゲート絶縁膜に接するｎ型のソース領域（４０）と、
前記ソース領域の下側で前記ゲート絶縁膜に接するｐ型のボディ領域（４２）と、
前記ボディ領域によって前記ソース領域から分離されており、前記ボディ領域の下側で前記ゲート絶縁膜に接するｎ型のドリフト領域（４４）と、
前記各第１トレンチの下端を含む深さ範囲または前記各第１トレンチの下端よりも下側の深さ範囲に配置されており、前記ドリフト領域に接しており、前記半導体基板の横方向に間隔を空けて配置されている複数のｐ型の第１電界緩和領域（５１）、
が設けられており、
前記センス素子部に、
前記半導体基板の前記上面において前記各第１トレンチと交差する方向に沿って平行に伸びる複数の第２トレンチ（８２）と、
それぞれが対応する前記第２トレンチの底面を含む範囲に配置されており、前記各第１トレンチの下端を含む深さ範囲または前記各第１トレンチの下端よりも下側の深さ範囲に配置されており、前記ドリフト領域に接しているｐ型の複数の第２電界緩和領域（５２）、
が設けられており、
前記メイン素子部に、前記第２トレンチと前記第２電界緩和領域が設けられていない、
半導体装置。
続きを表示（約 390 文字）【請求項２】
前記センス素子部が、中央部（７０ａ）と外周部（７０ｂ）を有しており、
前記外周部に、前記第２トレンチと前記第２電界緩和領域が設けられており、
前記中央部に、前記第２トレンチと前記第２電界緩和領域が設けられていない、
請求項１に記載の半導体装置。
【請求項３】
前記センス素子部が、中央部（７０ａ）と外周部（７０ｂ）を有しており、
前記中央部と前記外周部に前記第２トレンチと前記第２電界緩和領域が設けられており、
前記半導体基板の前記上面において前記第２トレンチが伸びる方向に対して直交する方向を特定方向としたときに、前記特定方向における前記第２電界緩和領域の幅Ｗｐを前記特定方向における前記間隔の幅Ｗｎで除算した値Ｗｐ／Ｗｎが、前記外周部において前記中央部よりも大きい、
請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置に関する。
続きを表示（約 2,600 文字）【０００２】
特許文献１には、メイン素子部とセンス素子部を有する半導体装置が開示されている。メイン素子部とセンス素子部のそれぞれに、トレンチ型のゲート電極を有するスイッチング素子が設けられている。センス素子部のサイズは、メイン素子部のサイズよりも小さい。センス素子部に流れる電流とメイン素子部に流れる電流は相関を有する。したがって、センス素子部に流れる電流を測定することで、メイン素子部に流れる電流を算出することができる。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－１６７２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トレンチ型のゲート電極を有するスイッチング素子では、トレンチの下端に電界が集中し易い。また、サイズが小さいセンス素子部では、サイズが大きいメイン素子部よりも、トレンチの下端に電界が集中し易いことが判明した。本明細書では、センス素子部における電界集中を抑制する技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置は、半導体基板（１２）を有する。前記半導体基板が、メイン素子部（６０）と、前記メイン素子部から分離されているとともに前記メイン素子部よりも小さいサイズを有するセンス素子部（７０）を有する。前記メイン素子部と前記センス素子部のそれぞれに、複数の第１トレンチ（８１）と、ゲート絶縁膜（１６）と、ゲート電極（１８）と、ソース領域（４０）と、ボディ領域（４２）と、ドリフト領域（４４）と、第１電界緩和領域（５１）が設けられている。複数の前記第１トレンチは、前記半導体基板の上面において平行に伸びている。前記ゲート絶縁膜は、前記各第１トレンチの内面を覆っている。前記ゲート電極は、前記各第１トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記ソース領域は、前記各第１トレンチの側面において前記ゲート絶縁膜に接するｎ型領域である。前記ボディ領域は、前記ソース領域の下側で前記ゲート絶縁膜に接するｐ型領域である。前記ドリフト領域は、前記ボディ領域によって前記ソース領域から分離されており、前記ボディ領域の下側で前記ゲート絶縁膜に接するｎ型領域である。複数の前記第１電界緩和領域は、前記各第１トレンチの下端を含む深さ範囲または前記各第１トレンチの下端よりも下側の深さ範囲に配置されており、前記ドリフト領域に接しており、前記半導体基板の横方向に間隔を空けて配置されているｐ型領域である。前記センス素子部に、複数の第２トレンチ（８２）と、複数の第２電界緩和領域（５２）が設けられている。複数の前記第２トレンチは、前記半導体基板の前記上面において前記各第１トレンチと交差する方向に沿って平行に伸びている。複数の前記第２電界緩和領域は、それぞれが対応する前記第２トレンチの底面を含む範囲に配置されており、前記各第１トレンチの下端を含む深さ範囲または前記各第１トレンチの下端よりも下側の深さ範囲に配置されており、前記ドリフト領域に接しているｐ型領域である。前記メイン素子部に、前記第２トレンチと前記第２電界緩和領域が設けられていない。
【０００６】
この半導体装置では、メイン素子部とセンス素子部のそれぞれに第１電界緩和領域が設けられている。スイッチング素子がオフすると、第１電界緩和領域から第１トレンチの下端の周辺に空乏層が伸び、第１トレンチの下端における電界集中が抑制される。また、センス素子部には、第１電界緩和領域に加えて第２電界緩和領域が設けられている。スイッチング素子がオフすると、第２電界緩和領域から第１トレンチの下端の周辺に空乏層が伸び、第１トレンチの下端における電界集中が抑制される。すなわち、センス素子部では、第１電界緩和領域と第２電界緩和領域の両方から伸びる空乏層によって第１トレンチの下端が保護される。したがって、センス素子部内の第１トレンチの下端における電界集中を効果的に抑制できる。
【図面の簡単な説明】
【０００７】
実施例１の半導体装置の平面図。
実施例１のメイン素子部６０の断面斜視図。
実施例１のセンス素子部７０の断面斜視図。
実施例１のセンス素子部７０を上から見たときのトレンチと電界緩和領域の配置を示す図。
実施例２、３のセンス素子部７０の平面図。
変形例１のメイン素子部６０の断面斜視図。
変形例１のセンス素子部７０の断面斜視図。
変形例１のセンス素子部７０を上から見たときのトレンチと電界緩和領域の配置を示す図。
変形例２のメイン素子部６０の断面斜視図。
変形例２のセンス素子部７０の断面斜視図。
変形例２のセンス素子部７０を上から見たときのトレンチと電界緩和領域の配置を示す図。
変形例３のメイン素子部６０の断面斜視図。
変形例３のセンス素子部７０の断面斜視図。
【発明を実施するための形態】
【０００８】
本明細書が開示する一例の半導体装置では、前記センス素子部が、中央部と外周部を有していてもよい。前記外周部に、前記第２トレンチと前記第２電界緩和領域が設けられていてもよい。前記中央部に、前記第２トレンチと前記第２電界緩和領域が設けられていなくてもよい。
【０００９】
センス素子部の中でも特に外周部において電界集中が生じやすい。上記の構成によれば、センス素子部の外周部における電界集中を効果的に抑制できる。
【００１０】
本明細書が開示する一例の半導体装置では、前記センス素子部が、中央部と外周部を有していてもよい。前記中央部と前記外周部に前記第２トレンチと前記第２電界緩和領域が設けられていてもよい。前記半導体基板の前記上面において前記第２トレンチが伸びる方向に対して直交する方向を特定方向としたときに、前記特定方向における前記第２電界緩和領域の幅Ｗｐを前記特定方向における前記間隔の幅Ｗｎで除算した値Ｗｐ／Ｗｎが、前記外周部において前記中央部よりも大きくてもよい。
（【００１１】以降は省略されています）

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