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公開番号2024081991
公報種別公開特許公報(A)
公開日2024-06-19
出願番号2022195643
出願日2022-12-07
発明の名称変調器
出願人株式会社デンソー,株式会社ミライズテクノロジーズ,トヨタ自動車株式会社,国立大学法人 東京大学
代理人弁理士法人サトー
主分類H03M 3/02 20060101AFI20240612BHJP(基本電子回路)
要約【課題】パッシブ型積分器を用いる際に、inter-stage loading effectの発生を防止できる変調器を提供する。
【解決手段】変調器1において、パッシブ型の積分器2は、サンプリング容量CSと、積分容量CIと、入力端子、各容量CS、CI及び出力端子間の接続状態を変更するために用いられる複数のスイッチφ1、φ2、φ21及びφ22とを備える。そして、入力電圧のサンプリングを行うサンプリングフェーズ、サンプリング容量CSの電荷を積分容量CIと分配する積分フェーズ、及び積分容量CIを出力端子より切り離した状態で、サンプリング容量CSの端子電圧を出力端子より出力させる出力フェーズとを実行する。
【選択図】図1
特許請求の範囲【請求項1】
パッシブ型積分器(2、11,12、15,16、21)を備えて構成される変調器であって、
前記パッシブ型積分器は、
1つ以上のサンプリング容量(C

、C
Sa
、C
Sb
、C
Sa1
、C
Sa2
、C
Sb1
、C
Sb2
)と、
1つ以上の積分容量(C

、C
I1
、C
I2
)と、
入力端子(V
IN
)、前記各容量及び出力端子(V
OUT
)間の接続状態を変更するために用いられる複数のスイッチ(φ

、φ
1d
、φ
1ad
、φ
1bd
、φ

、φ
21
、φ
22
、φ
21a
、φ
22a
、φ
21b
、φ
22b
、φ
23
、φ
23a
、φ
23b
、φ

)と、を備え、
前記複数のスイッチのON/OFFを制御することで、
前記サンプリング容量により入力電圧のサンプリングを行うサンプリングフェーズと、
前記サンプリング容量の電荷を前記積分容量と分配する積分フェーズと、
前記積分容量を前記出力端子より切り離した状態で、前記サンプリング容量の端子電圧を前記出力端子より出力させる出力フェーズとを実行する変調器。
続きを表示(約 2,000 文字)【請求項2】
1つのサンプリング容量(C

)と、
第1及び第2積分容量(C
I1
、C
I2
)と、を備え、
前記積分フェーズには、第1及び第2積分フェーズがあり、
前記第1積分フェーズは、前記サンプリング容量の電荷を前記第1積分容量と分配し、
前記第2積分フェーズは、前記サンプリング容量の電荷を、前記第1積分容量を分配経路より切り離した状態で前記第2積分容量と分配する請求項1記載の変調器。
【請求項3】
第1及び第2サンプリング容量(C
S1
、C
S2
)と、
1つの積分容量(C

)と、を備え、
第1制御周期の前記サンプリングフェーズで前記第1サンプリング容量によりサンプリングを行うと共に、前記第2サンプリング容量の電荷保持を行い、
前記積分フェーズ及び前記出力フェーズで前記第1サンプリング容量の電荷を前記積分容量と分配すると同時に、前記第2サンプリング容量の端子電圧を出力する処理を行い、
続く第2制御周期の前記サンプリング、前記積分及び前記出力の各フェーズでは、前記第1サンプリング容量と前記第2サンプリング容量とを入れ替えてそれぞれ同じ行程を行うことを繰り返し実行する請求項1記載の変調器。
【請求項4】
第1及び第2サンプリング容量(C
Sa
、C
Sb
)と、
第1及び第2積分容量(C
I1
、C
I2
)と、を備え、
第1制御周期では、前記サンプリングフェーズで前記第1サンプリング容量によりサンプリングを行うと同時に、前記積分フェーズで、前記第1積分容量を分配経路より切り離した状態で前記第2サンプリング容量の電荷を前記第2積分容量と分配し、
続く第2制御周期では、前記積分フェーズで前記第1サンプリング容量の電荷を前記第1積分容量と分配すると同時に、前記出力フェーズで前記第2サンプリング容量による出力を行い、
次の第1及び第2制御周期では、前記第1サンプリング容量と前記第2サンプリング容量とをそれぞれ入れ替えて、それぞれ同じ行程を行うことを繰り返し実行する請求項1記載の変調器。
【請求項5】
前記第1及び第2サンプリング容量が、それぞれ2つの容量素子(C
Sa1
、C
Sa2
、C
Sb1
、C
Sb2
)で構成され、
第1及び第2出力端子(V
OUT1
、V
OUT2
)を備え、
前記出力フェーズでは、前記第1及び第2出力端子より、前記2つの容量素子の端子電圧を個別に出力する請求項4記載の変調器。
【請求項6】
第1及び第2サンプリング容量(C
S1
、C
S2
)と、
第1及び第2積分容量(C
I1
、C
I2
)と、
第1及び第2出力端子(V
OUT1
、V
OUT2
)と、を備え、
前記積分フェーズには、第1及び第2積分フェーズがあり、
前記サンプリングフェーズで前記第1及び第2サンプリング容量によりサンプリングを行い、
前記第1積分フェーズで、前記第1及び第2サンプリング容量の電荷を前記第1積分容量と分配し、
前記第2積分フェーズで、前記第1サンプリング容量の電荷を前記第2積分容量と分配し、
前記出力フェーズでは、前記第1及び第2出力端子より、前記第1及び第2サンプリング容量の端子電圧を個別に出力する請求項1記載の変調器。
【請求項7】
前段より入力される電圧と前記出力端子の電圧とを加算する加算器(7)と、
前記出力端子の後段に接続される量子化器(3,18)とを備える請求項1から6の何れか一項に記載の変調器。
【請求項8】
前記積分器(16)は、差動構成のものが2つ(16(+)、16(-)、21(+)、21(-))あり、
差動構成の量子化器(18)を備え、
前記2つの積分器の出力端子は、出力信号の符号が異なるものが互い直結された状態で、前記量子化器の各入力端子に接続されている請求項1から6の何れか一項に記載の変調器。
【請求項9】
前記入力端子の前段に接続されるアクティブ型積分器(9)を備える請求項1から6の何れか一項に記載の変調器。
【請求項10】
前記入力端子の前段に接続されるアクティブ型積分器(9)を備える請求項7記載の変調器。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、パッシブ型積分器を備えた変調器に関する。
続きを表示(約 4,000 文字)【背景技術】
【0002】
パッシブ型積分器はオペアンプを使用しないため、アクティブ型積分器に比べて消費電力が少ないという特徴がある。非特許文献1には、パッシブ型積分器を備えた変調器の一例が開示されている。
パッシブ型積分器では、サンプリング容量Csと積分容量Ciとの電荷分配によって加算が行われる。
【先行技術文献】
【非特許文献】
【0003】
IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-I: REGULAR PAPERS,VOL.61,NO.2,FEBRUARY 2014,Low-Power Delta sigma Modulators Using SC PassiveFilters in 65nm CMOS Ali Fazli Yeknami, Fahad Qazi, and Atila Alvandpour
IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-I: REGULAR PAPERS,VOL.67,NO.2,FEBRUARY 2020 Passive SCModulator Based on PipelinedCharge-Sharing Rotation in 28nm CMOS Hongying Wang,Filippo Schembari,,and Robert Bogdan Staszewski
【発明の概要】
【発明が解決しようとする課題】
【0004】
非特許文献1に示すように、パッシブ型積分器を2段直列に繋げた構成では、初段の出力を2段目の入力に伝えるタイミングで、2段目のサンプリング容量Csに溜まっていた電荷が初段の積分容量Ci移動してしまうため、2段目から1段目へのフィードバックパスが形成される。このフィードバックパスにより、ノイズシェイピングの性能が劣化する課題がある。これはinter-stage loading effectと呼ばれている。尚、以降では、inter-stage loading effectをILEと称する場合がある。
【0005】
また、非特許文献2に開示されている構成では、charge-sharing rotationという技術によって2段目の積分が行われる際に、1段目の積分容量CH1が切り離されているため、ILEが生じることなく2次積分器が実現できる。ただし、後段にパッシブ回路が接続された場合には、積分容量と直接接続されるため、ILEが生じるという課題がある。
【0006】
本発明は上記事情に鑑みてなされたものであり、その目的は、パッシブ型積分器を用いる際に、inter-stage loading effectの発生を防止できる変調器を提供することにある。
【課題を解決するための手段】
【0007】
請求項1記載の変調器によれば、パッシブ型積分器は、1つ以上のサンプリング容量(C

、C
Sa
、C
Sb
、C
Sa1
、C
Sa2
、C
Sb1
、C
Sb2
)と、1つ以上の積分容量(C

、C
I1
、C
I2
)と、入力端子、前記各容量及び出力端子間の接続状態を変更するために用いられる複数のスイッチ(φ

、φ
1d
、φ
1ad
、φ
1bd
、φ

、φ
21
、φ
22
、φ
21a
、φ
22a
、φ
21b
、φ
22b
、φ
23
、φ
23a
、φ
23b
、φ

)とを備える。そして、複数のスイッチのON/OFFを制御して、入力電圧のサンプリングを行うサンプリングフェーズ、サンプリング容量の電荷を積分容量と分配する積分フェーズ、及び積分容量を出力端子より切り離した状態で、サンプリング容量の端子電圧を出力端子より出力させる出力フェーズとを実行する。
【0008】
出力フェーズを実行する際に、積分容量が出力端子より切り離されることで、積分容量の充電電荷が、変調器の出力端子に接続されている次段の回路等に移動することがない。したがって、ILEを防止できる。
【図面の簡単な説明】
【0009】
第1実施形態であり、積分器を示す回路図
積分器の伝達関数を示す図
積分器の動作タイミングチャート
リセットフェーズにおける各スイッチのON/OFF状態を示す図
サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
積分フェーズにおける各スイッチのON/OFF状態を示す図
出力フェーズにおける各スイッチのON/OFF状態を示す図
変調器の構成を示す機能ブロック図
第2実施形態であり、変調器の構成を示す回路図
第3実施形態であり、変調器の構成を示す回路図
第4実施形態であり、積分器を示す回路図
積分器の伝達関数を示す図
積分器の動作タイミングチャート
リセットフェーズにおける各スイッチのON/OFF状態を示す図
サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
積分フェーズ(1)における各スイッチのON/OFF状態を示す図
積分フェーズ(2)における各スイッチのON/OFF状態を示す図
出力フェーズにおける各スイッチのON/OFF状態を示す図
第5実施形態であり、積分器を示す回路図
積分器の伝達関数を示す図
積分器の動作タイミングチャート
リセットフェーズにおける各スイッチのON/OFF状態を示す図
A側:サンプリングフェーズ/B側:電荷保持フェーズにおける各スイッチのON/OFF状態を示す図
A側:積分フェーズ/B側:出力フェーズにおける各スイッチのON/OFF状態を示す図
A側:電荷保持フェーズ/B側:サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
A側:出力フェーズ/B側:積分フェーズにおける各スイッチのON/OFF状態を示す図
第6実施形態であり、変調器の構成を示す回路図
積分器の動作タイミングチャート
第7実施形態であり、変調器の構成を示す回路図
第8実施形態であり、積分器を示す回路図
積分器の伝達関数を示す図
積分器の動作タイミングチャート
リセットフェーズにおける各スイッチのON/OFF状態を示す図
A側:サンプリングフェーズ/B側:2次積分フェーズにおける各スイッチのON/OFF状態を示す図
A側:1次積分フェーズ/B側:出力フェーズにおける各スイッチのON/OFF状態を示す図
A側:2次積分フェーズ/B側:サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
A側:出力フェーズ/B側:1次積分フェーズにおける各スイッチのON/OFF状態を示す図
第9実施形態であり、積分器を示す回路図
積分器の動作タイミングチャート
リセットフェーズにおける各スイッチのON/OFF状態を示す図
サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
1次積分フェーズにおける各スイッチのON/OFF状態を示す図
2次積分フェーズにおける各スイッチのON/OFF状態を示す図
出力フェーズにおける各スイッチのON/OFF状態を示す図
第10実施形態であり、変調器を示す回路図
第11実施形態であり、変調器を示す回路図
第12実施形態であり、積分器を示す回路図
積分器の動作タイミングチャート
リセットフェーズにおける各スイッチのON/OFF状態を示す図
A側:サンプリングフェーズ/B側:2次積分フェーズにおける各スイッチのON/OFF状態を示す図
A側:1次積分フェーズ/B側:出力フェーズにおける各スイッチのON/OFF状態を示す図
A側:2次積分フェーズ/B側:サンプリングフェーズにおける各スイッチのON/OFF状態を示す図
A側:出力フェーズ/B側:1次積分フェーズにおける各スイッチのON/OFF状態を示す図
第13実施形態であり、変調器を示す回路図
第14実施形態であり、変調器を示す回路図
【発明を実施するための形態】
【0010】
(第1実施形態)
図8に示すように、本実施形態のΔΣ型変調器1は、パッシブ型の積分器2及び量子化器3を備え、量子化器3の出力をD/Aコンバータ;DAC4を介して積分器2の入力側にフィードバックさせている。減算器5により、入力電圧をDAC4が出力する電圧より減じ、積分器2で積分した値を量子化器3に入力する。本実施形態では、積分器2の構成に特徴があり、以下その構成について説明する。
(【0011】以降は省略されています)

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