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公開番号2024073769
公報種別公開特許公報(A)
公開日2024-05-30
出願番号2022184657
出願日2022-11-18
発明の名称半導体装置
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人快友国際特許事務所
主分類H01L 29/06 20060101AFI20240523BHJP(基本的電気素子)
要約【課題】隣り合うガードリングの間隔を狭くすることが可能な技術を提供する。
【解決手段】半導体装置は、複数の下側ガードリング16aと複数の上側ガードリング16bを有する。複数の下側ガードリング16aの各々の上部分は、複数の上側ガードリング16bのうち対応する上側ガードリング16bの下部分に重複している。複数の下側ガードリング16aの各々の下側内周面162は、複数の上側ガードリング16bのうち対応する上側ガードリング16bの上側内周面166に対して内外方向の一方の向きにオフセットされている。複数の下側ガードリングの各々の下側外周面164は、複数の上側ガードリング16bのうち対応する上側ガードリング16bの上側外周面168に対して内外方向の前記一方の向きにオフセットされている。
【選択図】図3
特許請求の範囲【請求項１】
半導体装置（１，２，３，４，５，６）であって、
素子構造が形成されている素子領域（１０１）と、前記素子領域の周囲に位置している終端領域（１０２）と、を含む半導体層（１０）、を備えており、
前記終端領域に位置する前記半導体層は、
第１導電型のドリフト領域（１２）と、
前記ドリフト領域に囲まれており、第１深さ範囲（Ｄｅｐ１）に設けられている第２導電型の複数の下側ガードリング（１６ａ）と、
前記ドリフト領域に囲まれており、前記第１深さ範囲とは異なる第２深さ範囲（Ｄｅｐ２）に設けられている第２導電型の複数の上側ガードリング（１６ｂ）と、を有しており、
前記複数の下側ガードリングの各々は、前記半導体層を平面視したときに、前記素子領域の周囲を一巡して延びており、前記素子領域と前記終端領域を結ぶ内外方向に沿って相互に間隔を置いて配置されており、
前記複数の上側ガードリングの各々は、前記半導体層を平面視したときに、前記素子領域の周囲を一巡して延びており、前記内外方向に沿って相互に間隔を置いて配置されており、
前記複数の下側ガードリングの各々は、前記素子領域に対向する下側内周面（１６２）と、前記下側内周面の反対側の下側外周面（１６４）と、を有しており、
前記複数の上側ガードリングの各々は、前記素子領域に対向する上側内周面（１６６）と、前記上側内周面の反対側の上側外周面（１６８）と、を有しており、
前記複数の下側ガードリングの各々の上部分は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの下部分に重複しており、
前記複数の下側ガードリングの各々の前記下側内周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側内周面に対して前記内外方向の一方の向きにオフセットされており、
前記複数の下側ガードリングの各々の前記下側外周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側外周面に対して前記内外方向の前記一方の向きにオフセットされており、
前記複数の下側ガードリングの各々の中心線（ＣＬ１）は、前記半導体層を平面視したときに、前記複数の上側ガードリングのうち対応する前記上側ガードリングの中心線（ＣＬ２）に並走するとともに交差しないように延びている、半導体装置。
続きを表示（約 860 文字）【請求項２】
前記複数の下側ガードリングと前記複数の上側ガードリングは、前記内外方向に隣り合う最小間隔（ｄ２，ｄ３）が前記内外方向の前記終端領域への向きに順に増加するように構成されている、請求項１に記載の半導体装置。
【請求項３】
前記複数の下側ガードリングの各々の前記下側内周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側内周面に対して前記内外方向の前記素子領域への向きにオフセットされており、
前記複数の下側ガードリングの各々の前記下側外周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側外周面に対して前記内外方向の前記素子領域への向きにオフセットされている、請求項１に記載の半導体装置。
【請求項４】
前記ドリフト領域は、
低濃度ドリフト領域（１２２）と、
前記低濃度ドリフト領域上に設けられており、第１導電型の不純物濃度が前記低濃度ドリフト領域よりも高い高濃度ドリフト領域（１２４）と、を有しており、
前記高濃度ドリフト領域は、少なくとも前記内外方向に隣り合う前記上側ガードリングの間の領域に配置されている、請求項１に記載の半導体装置。
【請求項５】
前記高濃度ドリフト領域は、前記内外方向に隣り合う前記下側ガードリングの間の領域にも配置されている、請求項４に記載の半導体装置。
【請求項６】
前記高濃度ドリフト領域は、下側層（１２４ａ）と中間層（１２４ｂ）と上側層（１２４ｃ）を有しており、
前記中間層の第１導電型の不純物濃度は、前記下側層と前記上側層の第１導電型の不純物濃度よりも低く、
前記中間層は、前記第１深さ範囲と前記第２深さ範囲が重複する深さ範囲を含むように配置されている、請求項５に記載の半導体装置。
【請求項７】
前記半導体層は、炭化珪素である、請求項１～６のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置に関する。
続きを表示（約 2,700 文字）【０００２】
半導体装置は、素子構造が形成されている素子領域と、素子領域の周囲に位置している終端領域と、を含む半導体層を備えている。半導体層の終端領域には、半導体装置の耐圧を確保するための構造が設けられている。特許文献１～３には、耐圧構造としてｐ型の複数のガードリングを備えた半導体装置が開示されている。
【０００３】
半導体装置がオフすると、素子領域から終端領域に向けて空乏層が広がる。空乏層は、複数のガードリングを経由しながら終端領域の内周側から外周側に向かって広がる。素子領域から広がる空乏層が終端領域の内周側から外周側に向かって大きく広がることにより、半導体装置の耐圧が向上する。
【先行技術文献】
【特許文献】
【０００４】
特開２０１２－８４９１０号公報
国際公開第２０１２／０５６７０５号
特開２０２２－４４９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この種の半導体装置では、低損失化のためにドリフト領域を高濃度化することが望まれている。高濃度なドリフト領域が設けられた半導体装置において空乏層を良好に広げるためには、隣り合うガードリングの間隔を狭くすることが必要である。本明細書は、隣り合うガードリングの間隔を狭くすることが可能な技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示する半導体装置（１，２，３，４，５，６）は、素子構造が形成されている素子領域（１０１）と、前記素子領域の周囲に位置している終端領域（１０２）と、を含む半導体層（１０）、を備えていてもよい。前記終端領域に位置する前記半導体層は、第１導電型のドリフト領域（１２）と、前記ドリフト領域に囲まれており、第１深さ範囲（Ｄｅｐ１）に設けられている第２導電型の複数の下側ガードリング（１６ａ）と、前記ドリフト領域に囲まれており、前記第１深さ範囲とは異なる第２深さ範囲（Ｄｅｐ２）に設けられている第２導電型の複数の上側ガードリング（１６ｂ）と、を有していてもよい。前記複数の下側ガードリングの各々は、前記半導体層を平面視したときに、前記素子領域の周囲を一巡して延びており、前記素子領域と前記終端領域を結ぶ内外方向に沿って相互に間隔を置いて配置されていてもよい。前記複数の上側ガードリングの各々は、前記半導体層を平面視したときに、前記素子領域の周囲を一巡して延びており、前記内外方向に沿って相互に間隔を置いて配置されていてもよい。前記複数の下側ガードリングの各々は、前記素子領域に対向する下側内周面（１６２）と、前記下側内周面の反対側の下側外周面（１６４）と、を有していてもよい。前記複数の上側ガードリングの各々は、前記素子領域に対向する上側内周面（１６６）と、前記上側内周面の反対側の上側外周面（１６８）と、を有していてもよい。前記複数の下側ガードリングの各々の上部分は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの下部分に重複していてもよい。前記複数の下側ガードリングの各々の前記下側内周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側内周面に対して前記内外方向の一方の向きにオフセットされていてもよい。前記複数の下側ガードリングの各々の前記下側外周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側外周面に対して前記内外方向の前記一方の向きにオフセットされていてもよい。前記複数の下側ガードリングの各々の中心線（ＣＬ１）は、前記半導体層を平面視したときに、前記複数の上側ガードリングのうち対応する前記上側ガードリングの中心線（ＣＬ２）に並走するとともに交差しないように延びていてもよい。
【０００７】
上記半導体装置では、前記複数の下側ガードリングと前記複数の上側ガードリングの相対位置が前記内外方向にオフセットするように形成されているので、隣り合う前記下側ガードリングと前記上側ガードリングの間の最小間隔を最小加工寸法よりも小さくすることができる。
【図面の簡単な説明】
【０００８】
第１実施形態の半導体装置が備える複数のトレンチゲートと複数のガードリングのレイアウトを示す平面図であり、半導体層上の構造物を取り除いた状態の半導体装置の平面図を模式的に示す図である。
本実施形態の半導体装置の要部断面図であり、図１のＩＩ－ＩＩ線における断面図を模式的に示す図である。
図２の要部断面図のうち複数のガードリング近傍の拡大断面図を模式的に示す図である。
下側ガードリングの中心線と上側ガードリングの中心線が並走する様子を示す図である。
第２実施形態の半導体装置の要部断面図であり、図１のＩＩ－ＩＩ線における断面図を模式的に示す図である。
第３実施形態の半導体装置の要部断面図であり、図１のＩＩ－ＩＩ線における断面図を模式的に示す図である。
第４実施形態の半導体装置の要部断面図であり、図１のＩＩ－ＩＩ線における断面図を模式的に示す図である。
第５実施形態の半導体装置の要部断面図であり、図１のＩＩ－ＩＩ線における断面図を模式的に示す図である。
第６実施形態の半導体装置の要部断面図であり、図１のＩＩ－ＩＩ線における断面図を模式的に示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、各実施形態について説明する。各実施形態を通して実質的に共通する構成要素については共通の符号を付し、その説明を省略する。また、図示明瞭化を目的として、繰り返し配置されている構成要素については、そのうちの一部のみに符号を付すことがある。
【００１０】
（第１実施形態）
図１及び図２に示されるように、本実施形態の半導体装置１は、半導体層１０と、半導体層１０の上面１０Ａ上の一部を被覆するソース電極２２と、半導体層１０の上面１０Ａ上の一部を被覆する層間絶縁膜２４と、半導体層１０の下面１０Ｂ上の全面を被覆するドレイン電極２６と、複数のトレンチ型絶縁ゲート３０と、を備えている。半導体装置１は、縦型のＭＯＳＦＥＴであり、電力用半導体装置として利用される。なお、図２に示されるように、半導体層１０の上面１０Ａ上にはソース電極２２と層間絶縁膜２４が設けられているが、図１においては、これらの構成要素を省略して図示している。
（【００１１】以降は省略されています）

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