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公開番号2024073769
公報種別公開特許公報(A)
公開日2024-05-30
出願番号2022184657
出願日2022-11-18
発明の名称半導体装置
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人 快友国際特許事務所
主分類H01L 29/06 20060101AFI20240523BHJP(基本的電気素子)
要約【課題】隣り合うガードリングの間隔を狭くすることが可能な技術を提供する。
【解決手段】半導体装置は、複数の下側ガードリング16aと複数の上側ガードリング16bを有する。複数の下側ガードリング16aの各々の上部分は、複数の上側ガードリング16bのうち対応する上側ガードリング16bの下部分に重複している。複数の下側ガードリング16aの各々の下側内周面162は、複数の上側ガードリング16bのうち対応する上側ガードリング16bの上側内周面166に対して内外方向の一方の向きにオフセットされている。複数の下側ガードリングの各々の下側外周面164は、複数の上側ガードリング16bのうち対応する上側ガードリング16bの上側外周面168に対して内外方向の前記一方の向きにオフセットされている。
【選択図】図3
特許請求の範囲【請求項1】
半導体装置(1,2,3,4,5,6)であって、
素子構造が形成されている素子領域(101)と、前記素子領域の周囲に位置している終端領域(102)と、を含む半導体層(10)、を備えており、
前記終端領域に位置する前記半導体層は、
第1導電型のドリフト領域(12)と、
前記ドリフト領域に囲まれており、第1深さ範囲(Dep1)に設けられている第2導電型の複数の下側ガードリング(16a)と、
前記ドリフト領域に囲まれており、前記第1深さ範囲とは異なる第2深さ範囲(Dep2)に設けられている第2導電型の複数の上側ガードリング(16b)と、を有しており、
前記複数の下側ガードリングの各々は、前記半導体層を平面視したときに、前記素子領域の周囲を一巡して延びており、前記素子領域と前記終端領域を結ぶ内外方向に沿って相互に間隔を置いて配置されており、
前記複数の上側ガードリングの各々は、前記半導体層を平面視したときに、前記素子領域の周囲を一巡して延びており、前記内外方向に沿って相互に間隔を置いて配置されており、
前記複数の下側ガードリングの各々は、前記素子領域に対向する下側内周面(162)と、前記下側内周面の反対側の下側外周面(164)と、を有しており、
前記複数の上側ガードリングの各々は、前記素子領域に対向する上側内周面(166)と、前記上側内周面の反対側の上側外周面(168)と、を有しており、
前記複数の下側ガードリングの各々の上部分は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの下部分に重複しており、
前記複数の下側ガードリングの各々の前記下側内周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側内周面に対して前記内外方向の一方の向きにオフセットされており、
前記複数の下側ガードリングの各々の前記下側外周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側外周面に対して前記内外方向の前記一方の向きにオフセットされており、
前記複数の下側ガードリングの各々の中心線(CL1)は、前記半導体層を平面視したときに、前記複数の上側ガードリングのうち対応する前記上側ガードリングの中心線(CL2)に並走するとともに交差しないように延びている、半導体装置。
続きを表示(約 860 文字)【請求項2】
前記複数の下側ガードリングと前記複数の上側ガードリングは、前記内外方向に隣り合う最小間隔(d2,d3)が前記内外方向の前記終端領域への向きに順に増加するように構成されている、請求項1に記載の半導体装置。
【請求項3】
前記複数の下側ガードリングの各々の前記下側内周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側内周面に対して前記内外方向の前記素子領域への向きにオフセットされており、
前記複数の下側ガードリングの各々の前記下側外周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側外周面に対して前記内外方向の前記素子領域への向きにオフセットされている、請求項1に記載の半導体装置。
【請求項4】
前記ドリフト領域は、
低濃度ドリフト領域(122)と、
前記低濃度ドリフト領域上に設けられており、第1導電型の不純物濃度が前記低濃度ドリフト領域よりも高い高濃度ドリフト領域(124)と、を有しており、
前記高濃度ドリフト領域は、少なくとも前記内外方向に隣り合う前記上側ガードリングの間の領域に配置されている、請求項1に記載の半導体装置。
【請求項5】
前記高濃度ドリフト領域は、前記内外方向に隣り合う前記下側ガードリングの間の領域にも配置されている、請求項4に記載の半導体装置。
【請求項6】
前記高濃度ドリフト領域は、下側層(124a)と中間層(124b)と上側層(124c)を有しており、
前記中間層の第1導電型の不純物濃度は、前記下側層と前記上側層の第1導電型の不純物濃度よりも低く、
前記中間層は、前記第1深さ範囲と前記第2深さ範囲が重複する深さ範囲を含むように配置されている、請求項5に記載の半導体装置。
【請求項7】
前記半導体層は、炭化珪素である、請求項1~6のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本明細書が開示する技術は、半導体装置に関する。
続きを表示(約 2,700 文字)【0002】
半導体装置は、素子構造が形成されている素子領域と、素子領域の周囲に位置している終端領域と、を含む半導体層を備えている。半導体層の終端領域には、半導体装置の耐圧を確保するための構造が設けられている。特許文献1~3には、耐圧構造としてp型の複数のガードリングを備えた半導体装置が開示されている。
【0003】
半導体装置がオフすると、素子領域から終端領域に向けて空乏層が広がる。空乏層は、複数のガードリングを経由しながら終端領域の内周側から外周側に向かって広がる。素子領域から広がる空乏層が終端領域の内周側から外周側に向かって大きく広がることにより、半導体装置の耐圧が向上する。
【先行技術文献】
【特許文献】
【0004】
特開2012-84910号公報
国際公開第2012/056705号
特開2022-44997号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
この種の半導体装置では、低損失化のためにドリフト領域を高濃度化することが望まれている。高濃度なドリフト領域が設けられた半導体装置において空乏層を良好に広げるためには、隣り合うガードリングの間隔を狭くすることが必要である。本明細書は、隣り合うガードリングの間隔を狭くすることが可能な技術を提供する。
【課題を解決するための手段】
【0006】
本明細書が開示する半導体装置(1,2,3,4,5,6)は、素子構造が形成されている素子領域(101)と、前記素子領域の周囲に位置している終端領域(102)と、を含む半導体層(10)、を備えていてもよい。前記終端領域に位置する前記半導体層は、第1導電型のドリフト領域(12)と、前記ドリフト領域に囲まれており、第1深さ範囲(Dep1)に設けられている第2導電型の複数の下側ガードリング(16a)と、前記ドリフト領域に囲まれており、前記第1深さ範囲とは異なる第2深さ範囲(Dep2)に設けられている第2導電型の複数の上側ガードリング(16b)と、を有していてもよい。前記複数の下側ガードリングの各々は、前記半導体層を平面視したときに、前記素子領域の周囲を一巡して延びており、前記素子領域と前記終端領域を結ぶ内外方向に沿って相互に間隔を置いて配置されていてもよい。前記複数の上側ガードリングの各々は、前記半導体層を平面視したときに、前記素子領域の周囲を一巡して延びており、前記内外方向に沿って相互に間隔を置いて配置されていてもよい。前記複数の下側ガードリングの各々は、前記素子領域に対向する下側内周面(162)と、前記下側内周面の反対側の下側外周面(164)と、を有していてもよい。前記複数の上側ガードリングの各々は、前記素子領域に対向する上側内周面(166)と、前記上側内周面の反対側の上側外周面(168)と、を有していてもよい。前記複数の下側ガードリングの各々の上部分は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの下部分に重複していてもよい。前記複数の下側ガードリングの各々の前記下側内周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側内周面に対して前記内外方向の一方の向きにオフセットされていてもよい。前記複数の下側ガードリングの各々の前記下側外周面は、前記複数の上側ガードリングのうち対応する前記上側ガードリングの前記上側外周面に対して前記内外方向の前記一方の向きにオフセットされていてもよい。前記複数の下側ガードリングの各々の中心線(CL1)は、前記半導体層を平面視したときに、前記複数の上側ガードリングのうち対応する前記上側ガードリングの中心線(CL2)に並走するとともに交差しないように延びていてもよい。
【0007】
上記半導体装置では、前記複数の下側ガードリングと前記複数の上側ガードリングの相対位置が前記内外方向にオフセットするように形成されているので、隣り合う前記下側ガードリングと前記上側ガードリングの間の最小間隔を最小加工寸法よりも小さくすることができる。
【図面の簡単な説明】
【0008】
第1実施形態の半導体装置が備える複数のトレンチゲートと複数のガードリングのレイアウトを示す平面図であり、半導体層上の構造物を取り除いた状態の半導体装置の平面図を模式的に示す図である。
本実施形態の半導体装置の要部断面図であり、図1のII-II線における断面図を模式的に示す図である。
図2の要部断面図のうち複数のガードリング近傍の拡大断面図を模式的に示す図である。
下側ガードリングの中心線と上側ガードリングの中心線が並走する様子を示す図である。
第2実施形態の半導体装置の要部断面図であり、図1のII-II線における断面図を模式的に示す図である。
第3実施形態の半導体装置の要部断面図であり、図1のII-II線における断面図を模式的に示す図である。
第4実施形態の半導体装置の要部断面図であり、図1のII-II線における断面図を模式的に示す図である。
第5実施形態の半導体装置の要部断面図であり、図1のII-II線における断面図を模式的に示す図である。
第6実施形態の半導体装置の要部断面図であり、図1のII-II線における断面図を模式的に示す図である。
【発明を実施するための形態】
【0009】
以下、図面を参照し、各実施形態について説明する。各実施形態を通して実質的に共通する構成要素については共通の符号を付し、その説明を省略する。また、図示明瞭化を目的として、繰り返し配置されている構成要素については、そのうちの一部のみに符号を付すことがある。
【0010】
(第1実施形態)
図1及び図2に示されるように、本実施形態の半導体装置1は、半導体層10と、半導体層10の上面10A上の一部を被覆するソース電極22と、半導体層10の上面10A上の一部を被覆する層間絶縁膜24と、半導体層10の下面10B上の全面を被覆するドレイン電極26と、複数のトレンチ型絶縁ゲート30と、を備えている。半導体装置1は、縦型のMOSFETであり、電力用半導体装置として利用される。なお、図2に示されるように、半導体層10の上面10A上にはソース電極22と層間絶縁膜24が設けられているが、図1においては、これらの構成要素を省略して図示している。
(【0011】以降は省略されています)

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